KR19990055887A - Semiconductor package and manufacturing method - Google Patents
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Abstract
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 본 발명의 반도체 패키지는 반도체 칩과, 이 반도체 칩의 상면에 부착되는 패드와, 이 패드에 일단이 접합되고 타단은 반도체 칩의 하면과 평행하게 놓이도록 포밍되는 아우트리드와, 이 아우트리드의 타단에 도금되는 솔더로 구성됨으로써, 배어 칩(bare chip) 상태의 패키지를 적층하여 패키지의 실장밀도를 향상시키고 패키지의 제조공정을 단순화할 수 있게 한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method for manufacturing the same. The semiconductor package of the present invention includes a semiconductor chip, a pad attached to an upper surface of the semiconductor chip, one end of which is bonded to the pad, and the other end thereof is parallel to the lower surface of the semiconductor chip. It consists of an outrigger that is formed to lie down and a solder that is plated on the other end of the outrigger, so that the bare chip package can be stacked to improve the package density and simplify the package manufacturing process. will be.
Description
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 특히 적층이 가능한 배어 칩(bare chip)크기의 반도체 패키지 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method of manufacturing the same, and more particularly, to a bare chip size semiconductor package and a method of manufacturing the same.
첨부한 도 1은 종래의 칩사이즈패키지(chip size package)가 적층된 일예를 도시한 종단면도로서, 종래의 기술에 의한 반도체 패키지의 제조방법을 설명하면 다음과 같다.1 is a longitudinal cross-sectional view illustrating an example in which a conventional chip size package is stacked, and a method of manufacturing a semiconductor package according to the related art will be described below.
먼저, 리드 프레임(lead frame)(1)의 패들(paddle) 상부에 접착제를 이용하여 반도체 칩(2)을 부착하는 다이본딩 공정을 수행하는 단계와, 상기 반도체 칩(2)과 아우트리드(out lead)(5)를 금속 와이어(3)로 연결하여 전기적인 접속이 되도록 하는 와이어 본딩 공정을 수행하는 단계와, 상기 반도체 칩(2), 금속 와이어(3)를 포함하는 일정면적을 에폭시 몰딩 컴파운드(epoxy molding compound)(4)로 몰딩하는 몰딩공정을 수행하는 단계와, 상기 아우트리드(5)를 절단하는 트리밍(trimming)/포밍(forming) 공정을 수행하는 단계의 순서로 제조되는 것이다.First, a die bonding process of attaching the semiconductor chip 2 to the paddle of the lead frame 1 by using an adhesive is performed, and the semiconductor chip 2 and the outread are out. performing a wire bonding process for connecting the leads 5 to the metal wires 3 to make an electrical connection, and a predetermined area including the semiconductor chip 2 and the metal wires 3 to the epoxy molding compound. (epoxy molding compound) (4) is produced in the order of performing a molding process, and a trimming / forming (cutting) process for cutting the outride (5).
상기와 같은 제조방법에 의해 제조된 반도체 패키지를 적층하기 위해서는 도 1에 도시한 바와 같이, 상부에 놓일 패키지와 하부에 놓일 패키지의 아우트리드(5)(5a)의 형태를 각각 다르게 포밍하여 2개의 아우트리드(5)(5a)가 연결되도록 적층시키거나, 도 2에 도시한 바와 같이, 아우트리드(6)는 동일하게 절단하여 포밍한 후 상부의 패키지와 하부의 패키지를 적층시키고나서 별도의 클립(chip)(7)을 사용하여 패키지를 고정시키는 방법이 있었다.In order to stack the semiconductor package manufactured by the manufacturing method as described above, as shown in FIG. 1, two shapes are formed by differently forming the outrides 5 and 5a of the package to be placed on the top and the package to be placed on the bottom. The outer lids 5 and 5a may be stacked to be connected to each other, or as shown in FIG. 2, the outer lids 6 may be cut and formed in the same manner, and then the upper and lower packages may be stacked. There was a way to fix the package using (chip) (7).
그러나, 상기와 같은 종래의 반도체 패키지는 단품 패키지의 부피가 반도체 칩(2)의 크기보다 크기 때문에 패키지의 적층시 부피가 지나치게 큰 단점이 있었다.However, the conventional semiconductor package as described above has a disadvantage in that the volume of the single package is larger than that of the semiconductor chip 2, so that the volume is too large when the packages are stacked.
또한, 패키지의 적층을 위해서는 적층할 패키지의 아우트리드(5)(5a) 형태를 다르게 제작하거나 적층되는 패키지를 고정할 수 있는 클립(7)을 별도로 적용해야 하므로 제조공정이 번거롭고 복잡한 문제점이 있었던바, 이에 대한 보완이 요구되어 왔다.In addition, in order to stack the packages, the manufacturing process of the manufacturing process is cumbersome and complicated because it is necessary to separately manufacture the outer lids 5 and 5a of the package to be stacked or to apply a separate clip 7 to fix the stacked packages. However, a supplement has been required.
따라서, 본 발명은 상기와 같은 문제점을 감안하여 안출한 것으로서, 배어 칩 크기의 패키지를 적층하여 패키지의 실장밀도를 향상시키고 패키지 제조공정을 단순화할 수 있는 반도체 패키지 및 그 제조방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a semiconductor package and a method for manufacturing the same, which are designed in view of the above-described problems, to improve package mounting density and simplify a package manufacturing process by stacking bare chip size packages. There is this.
본 발명의 다른 목적으로는 패키지 제작에 사용되는 재료를 절감하여 패키지 제작에 따르는 원가를 절감시킬 수 있는 반도체 패키지 및 그 제조방법을 제공하는데 있다.Another object of the present invention is to provide a semiconductor package and a method of manufacturing the same, which can reduce the material used to manufacture the package, thereby reducing the cost of the package.
도 1은 종래의 칩사이즈패키지가 적층된 일예를 도시한 종단면도.1 is a longitudinal cross-sectional view showing an example in which a conventional chip size package is stacked.
도 2는 종래의 칩사이즈패키지가 적층된 다른 예를 도시한 종단면도.Figure 2 is a longitudinal sectional view showing another example in which a conventional chip size package is stacked.
도 3은 본 발명의 반도체 패키지를 도시한 종단면도.3 is a longitudinal sectional view showing a semiconductor package of the present invention.
도 4는 본 발명의 반도체 패키지가 적층된 상태를 도시한 종단면도.4 is a longitudinal sectional view showing a state in which semiconductor packages of the present invention are stacked;
도 5는 본 발명의 반도체 패키지를 도시한 사시도.5 is a perspective view showing a semiconductor package of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10; 반도체 칩 11; 패드10; Semiconductor chip 11; pad
11a; 알루미늄패드 11b; 티아이더블유(TiW)막11a; Aluminum pad 11b; TiWU (TiW) film
11c; 금(Au)막 12; 아우트리드11c; Gold (Au) film 12; Outrid
13; 솔더13; Solder
상기와 같은 목적을 달성하기 위하여 본 발명은 반도체 칩과, 상기 반도체 칩의 상면에 부착되는 패드와, 이 패드에 일단이 접합되고 타단은 상기 반도체 칩의 하면과 평행하게 놓이도록 상기 반도체 칩의 형상에 따라 2차 절곡되는 아우트리드와, 상기 앙우트리드의 타단에 도금되는 솔더로 구성되는 것을 특징으로 하는 반도체 패키지가 제공된다.In order to achieve the above object, the present invention provides a semiconductor chip, a pad attached to an upper surface of the semiconductor chip, and a shape of the semiconductor chip such that one end is bonded to the pad and the other end is placed in parallel with the lower surface of the semiconductor chip. According to the present invention, there is provided a semiconductor package comprising a second outwardly bent and a solder plated on the other end of the entree.
상기 패드는 상기 반도체 칩의 상면에 부착되는 알루미늄패드와, 이 알루미늄패드의 상면에 부착되는 티아이더블유막과, 이 티아이더블유막의 상면에 부착되는 금막으로 구성되어, 상기 금막에 상기 아우트리드가 접합되는 것을 특징으로 한다.The pad includes an aluminum pad attached to an upper surface of the semiconductor chip, a tee double oil film attached to an upper surface of the aluminum pad, and a gold film attached to an upper surface of the tee double oil film, wherein the outer lid is bonded to the gold film. It is characterized by.
상기와 같은 본 발명의 목적을 달성하기 위한 반도체 패키지의 제조방법에 있어서는 , 칩의 상면에 부착된 패드에 아우트리드의 일단을 접합시키는 단계와, 상기 아우트리드를 상기 칩의 형상에 따라 2차 절곡시켜 상기 아우트리드의 타단이 상기 칩의 하면과 평행하게 놓이도록 포밍되는 단계와, 상기 아우트리드의 타단에 솔더를 도금시키는 단계로 진행되는 것을 특징으로 하는 반도체 패키지 제조방법이 제공된다.In the method of manufacturing a semiconductor package for achieving the object of the present invention as described above, the step of bonding the one end of the outriad to the pad attached to the upper surface of the chip, and the second outward bending of the outrid according to the shape of the chip And forming the other end of the outride in parallel with the lower surface of the chip, and plating the solder on the other end of the outrid.
이하, 본 발명의 반도체 패키지 및 그 제조방법을 첨부한 도면을 참조로 하여 상세히 설명하면 다음과 같다.Hereinafter, the semiconductor package of the present invention and a method of manufacturing the same will be described in detail with reference to the accompanying drawings.
첨부한 도 3은 본 발명의 반도체 패키지를 도시한 종단면도로서, 본 발명의 반도체 패키지는 반도체 칩(10)과, 상기 반도체 칩(10)의 상면에 부착되는 패드(11)와, 이 패드(11)에 일단이 접합되고 타단은 상기 반도체 칩(10)의 하면과 평행하게 놓이도록 상기 반도체 칩(10)의 형상에 따라 2차 절곡되는 아우트리드(12) 와, 상기 아우트리드(12)의 타단에 도금되는 솔더(solder)(13)로 구성된다.3 is a longitudinal cross-sectional view showing a semiconductor package of the present invention, wherein the semiconductor package of the present invention includes a semiconductor chip 10, a pad 11 attached to an upper surface of the semiconductor chip 10, and the pad ( 11) an outer lead 12 which is secondly bent in accordance with the shape of the semiconductor chip 10 so that one end is joined to the other end and parallel to the lower surface of the semiconductor chip 10, and It consists of a solder (13) to be plated on the other end.
상기 패드(11)의 구성을 보면, 상기 반도체 칩(10)의 상면에 부착되는 알루미늄(Al)패드(11a)와, 이 알루미늄패드(11a)의 상면에 부착되는 티아이더블유(TiW)막(11b)과, 이 티아이더블유막(11b)의 상면에 부착되는 금(Au)막(11c)으로 구성되며, 상기 아우트리드(12)는 상기 금막(11c)에 접합되는 것이다.In the structure of the pad 11, an aluminum (Al) pad 11a attached to an upper surface of the semiconductor chip 10 and a tee double oil (TiW) film 11b attached to an upper surface of the aluminum pad 11a are provided. ) And a gold (Au) film 11c attached to the upper surface of the tee double oil film 11b, wherein the outlead 12 is bonded to the gold film 11c.
상기 티아이더블유(타이텅스텐)막(11b)는 상기 알루미늄패드(11a)의 부식을 방지하도록 도포되는 것이며, 상기 금막(11c)은 패드(11)를 보호하는 기능과 아울러 아우트리드(12)와의 접합력을 좋게 하기 위해 도포되는 것이다.The tee double oil (tie tungsten) film 11b is applied to prevent corrosion of the aluminum pad 11a, and the gold film 11c has a function of protecting the pad 11 and a bonding force with the outlying 12. It is applied to make good.
본 발명의 반도체 패키지는 종래의 기술에서 사용한 에폭시 몰딩 컴파운드(epoxy molding compound)로 밀봉되어 있지 않으므로 종래 기술의 반도체 패키지보다 그 크기를 많이 작게 할 수 있다.Since the semiconductor package of the present invention is not sealed with an epoxy molding compound used in the prior art, it can be made much smaller in size than the semiconductor package of the prior art.
상기와 같은 구성을 가진 본 발명의 반도체 패키지를 제조하는 방법을 설명하면 다음과 같다.Referring to the method of manufacturing the semiconductor package of the present invention having the above configuration as follows.
먼저, 반도체 칩(10)의 상면에 부착된 패드(11)에 아우트리드(12)의 일단을 접합시키고, 상기 아우트리드(12)를 상기 반도체 칩(10)의 형상에 따라 2차 절곡시켜 상기 아우트리드(12)의 타단이 상기 반도체 칩(10)의 하면과 평행하게 놓이도록 포밍하고, 상기 아우트리드(12)의 타단에 솔더(13)를 도금시키는 단계로 진행하여 완성된다.First, one end of the outer lid 12 is bonded to the pad 11 attached to the upper surface of the semiconductor chip 10, and the outer lid 12 is secondly bent in accordance with the shape of the semiconductor chip 10 to thereby The other end of the outrigger 12 is formed so as to lie in parallel with the bottom surface of the semiconductor chip 10, and the solder 13 is plated on the other end of the outrigger 12.
첨부한 도 4는 본 발명의 반도체 패키지가 적층된 상태를 도시한 종단면도로서, 본 발명의 반도체 패키지를 적층시키기 위해서는 솔더(13)가 도금되어 있는 상기 아우트리드(12)의 끝단을 하부에 적층되는 패키지의 아우트리드(12)에 접하게 놓고 리플로우(reflow)시켜 접합시킨다.4 is a longitudinal cross-sectional view illustrating a state in which the semiconductor packages of the present invention are stacked, and in order to stack the semiconductor packages of the present invention, the ends of the outriits 12 on which the solder 13 is plated are laminated at the bottom thereof. The package is placed in contact with the outboard 12 of the package to be reflowed and joined.
이와 같이 본 발명의 반도체 패키지는 상부의 패키지와 하부의 패키지의 각각의 아우트리드(12)를 솔더(13)를 이용하여 접합시키므로 패키지의 적층이 가능하게 된다.As described above, in the semiconductor package of the present invention, the outer packages 12 of the upper package and the lower package are bonded to each other using the solder 13, so that stacking of the packages is possible.
첨부한 도 5는 본 발명의 반도체 패키지를 도시한 사시도이다.5 is a perspective view showing a semiconductor package of the present invention.
본 발명의 반도체 패키지 및 그 제조방법에 의하면 배어 칩 크기의 패키지를 적층시킬 수 있으므로 적층되는 패키지의 부피를 감소시킬 수 있고, 배어 칩의 상태이므로 방열효과가 큰 이점이 있다.According to the semiconductor package and the manufacturing method of the present invention it is possible to stack the package of the bare chip size can reduce the volume of the package to be stacked, since the state of the bare chip has a great heat dissipation effect.
또한, 아우트리드에 솔더를 도금하여 적층시키므로 패키지를 고정시키기 위해 별도의 클립이나 기구를 사용하지 않아도 되는 효과가 있다.In addition, since the solder is plated and laminated on the outer lid, there is an effect that a separate clip or a mechanism is not required to fix the package.
또한, 패키지 제조공정을 단순화하여 패키지 제작에 사용되는 재료를 절감하여 패키지 제작비용을 절감시키는 효과가 있다.In addition, there is an effect of reducing the package manufacturing cost by reducing the material used for the package manufacturing by simplifying the package manufacturing process.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970075860A KR19990055887A (en) | 1997-12-29 | 1997-12-29 | Semiconductor package and manufacturing method |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019970075860A KR19990055887A (en) | 1997-12-29 | 1997-12-29 | Semiconductor package and manufacturing method |
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| KR19990055887A true KR19990055887A (en) | 1999-07-15 |
Family
ID=66171768
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| KR1019970075860A KR19990055887A (en) | 1997-12-29 | 1997-12-29 | Semiconductor package and manufacturing method |
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|---|---|
| KR (1) | KR19990055887A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030036077A (en) * | 2001-11-02 | 2003-05-09 | 엔이씨 일렉트로닉스 코포레이션 | Apparatus and method for manufacturing semiconductor device |
-
1997
- 1997-12-29 KR KR1019970075860A patent/KR19990055887A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030036077A (en) * | 2001-11-02 | 2003-05-09 | 엔이씨 일렉트로닉스 코포레이션 | Apparatus and method for manufacturing semiconductor device |
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