KR19980701751A - 다층 희생 에칭 실리콘 기판 세정 방법 - Google Patents

다층 희생 에칭 실리콘 기판 세정 방법 Download PDF

Info

Publication number
KR19980701751A
KR19980701751A KR1019970705147A KR19970705147A KR19980701751A KR 19980701751 A KR19980701751 A KR 19980701751A KR 1019970705147 A KR1019970705147 A KR 1019970705147A KR 19970705147 A KR19970705147 A KR 19970705147A KR 19980701751 A KR19980701751 A KR 19980701751A
Authority
KR
South Korea
Prior art keywords
accelerometer
wafer
silicon substrate
silicon
oxide
Prior art date
Application number
KR1019970705147A
Other languages
English (en)
Inventor
오. 워렌 케이드
Original Assignee
제럴드 엘. 클라인
리톤 시스템즈, 인코오포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제럴드 엘. 클라인, 리톤 시스템즈, 인코오포레이티드 filed Critical 제럴드 엘. 클라인
Publication of KR19980701751A publication Critical patent/KR19980701751A/ko

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
    • G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
    • G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
    • G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
    • G01P15/125—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values by capacitive pick-up
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
    • G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
    • G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
    • G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
    • G01P15/0802—Details

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Pressure Sensors (AREA)
  • Weting (AREA)
  • Drying Of Semiconductors (AREA)
  • Micromachines (AREA)

Abstract

가속도계는 프르프매스(proofmass)와 다수의 에칭 및 결속 공정을 통한 실리콘 기판에 적어도 1개의 관련된 힌지를 형성함으로써 조립된다. 상기 공정은 이온 주입과 프르프매스 아래에 산화물 지지층(40, 42, 44)을 형성하며, 2개의 상호 보완적인 프르프매스와 기판구조를 함께 결속하고서, 산화물 지지층(40, 42, 44)을 제거하여 실리콘 물질에 내재한 힌지(67)에 의해 지지되는 프르프매스(62)를 남기는 것을 수반한다. 결속 및 에칭 백 공정에 있어서, 웨이퍼(532)는 처리되고, 절반으로 절단되고나서, 상호 보완적인 절반이 끝마쳐진 가속도계를 얻도록 연결되어 함께 결속된다. 합성 웨이퍼(900)가 조립되는 동안에 상기 웨이퍼(900)는 원심분리기(902)에 장착되고, 에칭제를 제거하도록 회전된다. 원심분리기(902)는 모터(906)로 회전되는 바모양의 형태로 세워진다. 2개의 구획(910)은 종리 필터(912, 914, 916)와 배열되고, 합성 웨이퍼(900)를 포함하며, 뚜껑(918)으로 덮어진다.

Description

다층 희생 에칭 실리콘 기판 세정 방법
가속도계는 다수의 응용장치에 사용되어 왔다. 한 예로서, 가속도계는 배나 비행기의 가속이나 감속의 결정을 돕고, 자동차나 기차, 버스등과 같은 장치에 가해지는 동력을 체크하는데 사용되어왔다.
대표적인 종래의 가속도계로는 진자의 변위를 조사함으로써 가속도가 탐지되는 진자형 변환기를 사용하고 있었다. 진자를 초기위치 즉 정지 위치로 되돌리기 위하여, 실제로 전자 전류에 의해 힘이 진자에 인가된다. 이러한 전자계를 발생시키기에 필요한 전류를 측정함으로써, 가속도가 측정될 수 있었다. 가속도계의 결과 전체가 힘이된다.
Suzuki와 Tuchitan의 PWM 정전형 서보기구 기술(Electrostatic Servo Technique)을 가진 반도체 커패시턴스형 가속도계, 센서 및 작동기, A1 ~ A23 (1990) 316-319, 유럽 특허 출원 번호 EP0 338688 A1에서 논의된 것처럼 좀더 현대적인 가속도계는 2개의 고정된 전극 사이에 위치한 가동 전극에 의존한다.
가동 전극은 그 움직일 수 있는 전극의 한쪽 측면에 위치한 2개의 고정된 전극으로부터 일정한 간격으로 떨어져있다. 이러한 장치는 유리 구조 안에 삽입되며 전기적으로 감시회로에 연결된다. 실제로 회로는 Suzuki 특허 출원에 개시된다.
부가적인 회로 구성은 Ferriss에게 허여된 미국 특허 제 3,877,313호 및 Stewart에게 허여된 미국 특허 제 5,142,921호에 설명되어 있다.
Stewart에 허여된 미국 특허 제 4,679,434호에는, 2개의 비전도 플레이트 사이에 삽입된 반도체 기판에 있는 샌드위치 모양의 가속도계가 개시되어있다. 이러한 구성은 소정의 변형과 힘을 제공하기 위하여 교차되는 날을 가진 힌지(hinge)를 사용한다. 가속도계는 신호 처리 회로를 가진 하이브리드 패키지에 가속도계를 장착하여 신호 처리 회로에 근접하게 유지한다.
Stewart 가속도계와 Suzuki 가속도계는 모두 3개의 단편 구조로된 복잡한 조립을 필요로 한다. 가동 전극을 가진 고정된 전극의 적절한 배열과 방향은 장치의 알맞은 작동을 위해 필요하다. 이러한 배열과 조립은 장치의 물리적인 크기로 인해 더 어려워진다. 가동 전극은 어쩔 수 없이 매우 얇은 상태이며 만곡부는 깨지기도 쉽다.
Suzuki의 캔틸레버나 혹은 Stewart의 힌지는 훨씬 더 깨지기 쉬우며, 2개 모두가 거칠게 다루어지면 부서지거나 부러지기 쉽다. Suzuki의 캔틸레버나 혹은 Stewart의 힌지에 있어서, 또한 3층 배열이 되는동안 가운데 기판의 양쪽 면이 결점이 없도록 유지하는 것이 더욱 어려워지며, 3층으로 쌓아올린 중간 웨이퍼를 끄집어내거나 유지하기가 더 어렵게 된다.
캔딜레버 부재의 결정 구조 내에서의 미소 균열의 형성은 훨씬 더 위험하다. 이러한 미소 균열은 아마도 조립이 행해지는 동안 발견되지 않게 될지도 모르지만, 작동하지 않거나 갈라진 틈이 전기적인 전도성을 전달하거나 줄일 때, 잘못된 판독을 발생시킬 수 있을지도 모른다.
Stewart의 교차된 칼날 구조는 가동 전극의 측면 안정을 제공하며, 가동 전극으로 하여금 수직 축을 따라 구부리는 것을 가능하게 한다. 이러한 것은 꼬이거나 비틀어지는 힘을 야기하는 변형에 대한 가능성을 줄이게한다. Stewart의 교차된 칼날 구조는 실리콘 반도체 구조의 날카로운 단부를 가진 홈을 사용한다. 이러한 날카로운 단부는 미소 균열이 생성되기 시작하는 부분을 제공한다.
Suzuki 구조는 가동 전극의 중간 부분에 가깝게 위치한 단일 캔틸레버를 이용하며, 또한 프루프매스(proofmass)로 알려져 있다. 이러한 중앙 접점은 Suzuki 장치는 정전기의 마이너스로 부터 발생하는 비틀림 불안정 상태에 민감하게 한다. 가동 전극이 꼬아지기 때문에 고정된 2개의 전극에 더 가까워지게 될 것이다. 좀더 넓은 범위로보면 마이너스 발생 비율은 쉽게 힌지의 꼬이는 발생 비율을 극복할 수 있게된다. 또한 이러한 구조는 미소 균열이 발생되는 부분을 공급하고 장치의 붕괴를 발생시키게 된다.
Stokes에 개시된 미국 특허 번호 5,115,291에서는 가동 전극을 2개의 고정된 전극 사이에 있는 캔딜레버 상에 놓기 위하여 4단계의 조립 공정을 이용한다. Stokes 발명은 캔틸레버보다 상이하게 움직일 수 있는 전극을 도핑처리한다. Stokes 발명은 또한 움직일 수 있는 전극의 위치와 방향을 유지하기 위하여 가동 전극의 모든 4개의 측면에 위치하는 캔틸레버를 이용한다.
Suzuki와 다른 유사한 장치는 고정된 전극이 장착된 Pyrex 외부 에지를 이용한다. Pyrex 유리나 혹은 다른 형태의 유리는 예외적으로 열이나는 도체가 아니다. 즉 그것들은 실리콘 보다도 더 적은 2개의 매그니튜드 순서이다. 그러나 Pyrex는 유리의 두께를 통해서 온도 변화도를 나타낼 수 있다. 고정된 전극을 형성하는 반도체 물질은 장착된 Pyrex보다도 훨씬 높은 열 전도 특성을 가진다. 실리콘과 Pyrex 사이의 온도 확장 계수 불일치는 대략 10%이다. 이러한 차이는 온도가 변할 때 구조의 왜곡이나 Pyrex로 부터의 실리콘의 압력의 원인이되기에 충분하다.
따라서 최소의 조작으로 신뢰할 수 있게 제조될 수 있는 가속도계와 같은 고체 상태 측정 기구를 조립할 필요성이 존재한다. 가속도계의 설계와 구조는 외부 압점이 감소하게 되야하고, 미소 균열의 형성을 막거나 혹은 제거해야만한다.
본 발명은 가속도계 등의 정밀한 측정 도구에 사용되는 반도체 기판 내의 미세구조 물을 조립하는 방법에 관한 것이다. 특히, 본 발명은 에피텍셜 실리콘 층을 산화된 기판에 결속시키는 방법과 관련된 것으로서, 에피텍셜 실리콘 층은 접합 및 에치 백 공정을 통해 산화 상태의 기판으로 변화된다.
도 1은 웨이퍼를 처리하는 동안의 본 발명의 실시예에 따른 측면도.
도 2 내지 도 5는 웨이퍼 조립 단계가 계속 진행되는 동안, 도 1의 실시예에 대한 부가적인 측면도.
도 6은 실시예의 상호보완적인 상하 조립을 나타내는 도 1로 부터 형성된 본 발명의 실시예에 따른 측면도.
도 7은 조립을 하는 동안 본 발명의 다른 실시예에 관한 측면도.
도 8 내지 도 15는 웨이퍼 조립의 계속되는 단계동안 도 7의 웨이퍼에 관한 부가적인 측 단면도.
도 16은 도 7 내지 15의 실시예에 관한 측 단면도이며, 발명의 실시예에 관한 상호 보완적인 상하 부분을 나타내는 도면.
도 17은 상호 보완적인 부분이 결속된 후, 도 16에 나타낸 실시예의 측면도면.
도 18은 도선을 결속하고 난 후, 도 17에 도시된 실시예의 측면도.
도 19는 본 발명의 실시예에 관한 방산층 마스크의 평면도.
도 20은 도 19의 실시예에 있는 제동홈을 제공하는 에칭 마스크에 관한 평면도.
도 21은 도 19의 실시예에 관한 방산 마스크의 평면도.
도 22는 도 19의 실시예에 관한 힌지 에칭 마스크의 평면도.
도 23은 도 19 내지 22의 마스크 중첩에 관한 평면도.
도 24는 제동홈이 프르프매스(proofmass)의 바닥면에서 교차할 때 제동홈을 나타내는 도 19의 실시예에 관한 합성도.
도 25 내지 28은 선택적인 웨이퍼 조립 방법의 연속적인 단계를 행하는 실시예의 측면도.
도 29 내지 30은 상호 보완적인 상하 웨이퍼를 연결하고나서 에칭된 부분을 나타내는 도면.
도 31은 웨이퍼를 절반으로 잘라서 산화물에 침지된 거의 종료된 프르프매스를 얻기위해 결속한 것을 나타내는 도면.
도 32는 산화물이 에칭되고나서 종료된 프르프매스와 완전한 힌지를 남긴 실시예를 나타내는 도면.
도 32 내지 42는 선택적인 에피텍셜 과정을 이용하는 결속 및 에칭-백 공정에 대한 다른 실시예에 대한 개시 단계를 나타내는 도면.
도 43은 또 다른 실시예 공정을 도시하는 도면.
도 44 내지 47은 도 33 내지 42에서 도시한 도에 관한 비선택적인 에피텍셜 공정의 변형을 나타내는 도면.
도 48은 다층 복합 웨이퍼로부터 나온 에칭제를 세정하기 위한 원심분리기를 나타내는 실시예의 확대 사시도.
본 발명은 최소의 기계적인 조립공정을 이용하는 가속도계와 같은 고체 상태 기구를 형성하는 공정을 나타낸다. 또한 본 발명의 공정은 미소 균열이 발산할 수 있는 노출된 압점이 전혀 없는 고체 상태의 가속도계를 형성한다. 또한 본 발명은 균일하고 신뢰할 수 있게 조립될 수 있는 디자인을 제공한다. 또한 본 발명은 열 왜곡을 최소화하는 가속도계 디자인을 제공한다.
실시예에서, 본 발명은 가속도계와 같은 고체 상태 측정 기구를 형성하는 방법을 제공하며, 가속도계 내에서 프르프매스는 힌지의 단부에 위치한다. 프르프매스는 고정된 전극에 의해 위아래에 분포하며, 프르프매스의 움직임은 외부 회로에 의해 검출되도록 한다. 본 발명은 단일 실리콘 웨이퍼를 이용하여 형성될 수 있으며, 고정 전극과 프르프매스 자체에 있는 웨이퍼대 웨이퍼 변화의 영향을 줄일 수 있다. 본 발명은 고정된 전극 사이에 프르프매스를 위치하도록 단일 배열을 이용하여 올바르게 형성된다. 본 발명은 또한 프르프매스와 힌지가 물리적으로 기초를 이루는 실리콘 웨이퍼로부터 분리되기 전에 올바르게 형성되어 힌지와 프르프매스가 조립이 이루어지는 동안 압력을 받거나 다른 손상을 입는 것을 방지하게 된다.
또 다른 실시예에 있어서, 프르프매스와 힌지의 위치는 힌지가 프르프매스의 한쪽 측면을 따라 프르프매스의 에지에 가까이 위치하는 것이다. 또한 변형으로 인지된 힌지는 올바르게 구멍이 뚤려있어서 선택한 에칭가 요구되는 시간에 힌지를 잘라내는 개구를 프르프매스 경계를 정의하도록 제공한다. 결과적으로 힌지가 일정한 두께가 된다.
본 발명의 또다른 실시예에 있어서, 매스(mass)는 웨이퍼의 상이한 부분(즉, 절반의 좌측과 우측)에 보완적인 프르프매스 부를 형성함으로써 프르프매스에 첨가된다. 이러한 보완적인 부재는 프르프매스를 형성할 수 있는 것보다 더 큰 매스를 가지는 단일 프르프매스를 형성하도록 결합된다. 프르프매스를 웨이퍼에 부착한 힌지는 본 발명의 실시예에서 제거되며 접합부가 힌지의 길이를 관통하여 형성되는 것을 방지한다. 따라서 힌지의 균일한 결정 구조를 형성한다. 이것은 또한 힌지를 프르프매스의 가운데 평면에 매우 가까이 유지한다.
마지막으로 본 발명은 실리콘 기판에 다중 매립 산화층을 가지며; 매립 산화층을 에칭하고; 상기 실리콘 기판을 초점에서 주어진 거리만큼 회전하는 고정물 위에 매달며; 소정의 원심력을 달성하기 위한 회전력으로 상기 초점 주위에 고정물을 회전시키는 실리콘 기판을 공급하는 단계를 포함하는 다층 희생 에칭 실리콘 기판을 형성하는 방법을 생각한다.
본 발명의 제 1 실시예는 도 1 내지 6에 도시된다. 도 1 내지 6의 바람직한 실시예의 계속되는 설명에 있어서, 도핑과, 평면도 및 구조에 대한 복수의 차원이 논의된다.
이러한 특별한 특성은 본 발명의 가르침에 따라 다양화 될지도 모른다. 다양성은 결과적으로 상이한 크기의 요소와 상이한 전기적인 특성을 산출할 것이며, 작은 변동은 장치의 작동을 저해하지는 않을 것이다. 마지막으로, 계속되는 논의는 가속도계의 관계에 있어서 본 발명을 나타낸다. 그러나 본 발명이 다른 관련된 고체 상태의 기구나 장치에 똑같이 인가될 수 있다는 것은 숙련된 기술자에게는 확실하다.
첫 번째로 도 1에 있어서, P-형 물질, 바람직하게는 붕소로 도핑된 실리콘 웨이퍼(12)를 도시한 것이며, 1 ohm-cm의 저항력을 얻게 된다. 실리콘 웨이퍼(12)는 바람직하게는 대략 100 mm의 직경을 가지며, 10 마이크로미터의 평탄으로 연마되고, 0.3 nm RMS의 표면 완결을 가진다.
산화물 층(14, 16)은 실리콘 웨이퍼(12)의 전/후 상에 형성된다. 산화물 층(14, 16)은 다음에 발생할 확산 혹은 주입 마스크 작동을 위해 충분히 두껍게 성장한다.
다음으로 도 2에 있어서, 산화물 층(14)은 에칭되어 N-형 확산에 대한 개구부를 공급하며, 배열 표시가 실리콘 웨이퍼(12)의 배면상에 위치하도록 한다. 개념적으로 전방 산화물 층(14)은 3개의 산화물 영역(18, 20, 22)으로 나누어진다. 실제로, 이것은 안으로 에칭된 작은 개구부를 가지는 연속하는 1개의 산화물 막이다. 인과 같은 N-형 도핑제(28, 30)는 산화물 층에 있는 개구부(24, 26)를 통해 확산된다.
도 3에 있어서, 산화물 층(16, 18, 20, 22)은 마멸되거나 에칭되고 새로운 산화물 주입 마스크 부분(32, 34)은 N-형 도핑 영역(28, 30) 위에 위치하게 된다. 산소(36)는 주입되어 N-형 부재(28, 30)에 인접한 실리콘 웨이퍼(12)의 표면 아래에 SIMOX라고 상업적으로 알려진 공정을 통해 매입층을 형성한다.
실리콘 웨이퍼(12)는 가열되어 실리콘을 서서히 식히고 주입된 산소(36)로부터 매입 산화물 층을 형성한다. 산화물 층(40, 42, 44)은 실리콘 웨이퍼(12)의 표면 아래에 위치하고, 실리콘 층(46, 48, 50)으로 도포된다. N-형으로 도핑된 영역(28, 30)에서 산화물 층 44, 42는 각각 42, 40으로 분리된다.
실리콘 물질(46, 48, 50)의 정확한 두께는 중요하지 않지만, 실리콘 층은 연속적이고 투명해야하며, 충분히 두꺼워서 에피텍셜 이전의 세정 및 표면 산화물 제거를 행할 수 있어야하고, 부가적인 실리콘 층을 실리콘 웨이퍼(12)의 상부에 에피택셜 성장이 가능해야 한다.
도 5에 따라 부가적인 에피텍셜 층(60, 62, 64)은 매입 산화물 층(40, 42, 44) 위에 성장된다. 에피텍셜 실리콘 층은 붕소와 같은 P-형 도핑제로 도핑된다. 점차적으로 P-형 물질을 이용한 도핑은 사라지고 산화물 층에서 실리콘 웨이퍼(12) 표면쪽으로 향하여 선택적으로 비에칭 영역(67)과 에피텍셜 층(62)의 경계를 형성하여 수반되는 N-형 도핑을 가능하게 한다.
도 5 및 도 6에 도시된 트렌치(68)와 경계 트렌치(72)는 전기화학적으로 에칭된다. 힌지(67)에 인접한 개구(66)도 또한 전기화학적으로 에칭된다. 따라서, 전체에 통하는 표면과 힌지를 도포하는 P-확산 층이 에칭 보호된 N-형 영역을 P-형으로 바꾸도록 위치한다. 에칭된 개구(66)는 측면으로부터 완성되며, 에칭 영역을 제어할 때 도핑을 수월하게하는 변화를 수반한다.
도 6에 비유되는 것처럼 도 1 내지 5의 웨이퍼는 절반으로 절단된다. 상기 웨이퍼의 표면은 물과, 과산화수소 및 암모니아의 혼합을 이용하여 수산화되며, 표면에 시레인 그룹을 형성한다. 일단 수산화되면, 상호 보완되는 웨이퍼 표면은 일직선으로 배열되고, 알맞은 상태로 결속될 것이다. 결속을 하기위하여, 웨이퍼는 깨끗한 평면이 서로 표면을 마주하도록 위치해야만 한다. 모든 현존하는 입자는 상호 보완적인 웨이퍼 부의 연결을 억제할 것이다. 일단 결속되면, 합성 웨이퍼는 대략 1100°의 온도에서 약 5시간 동안 서서히 식혀진다. 서서히 식히는 공정이 진행되는 동안, 산소와 수소는 합성 웨이퍼로부터 밖으로 방출된다. 5시간 서서히 식히는 공정은 힌지(67)에 인접한 N-방산 영역보다 더 깊이 내재한 P-층의 표면을 도출하는데는 충분하다.
도선 결속 비아(84)는 다른 방향으로 에칭되고, 경사진 벽면(78, 80)을 만들어낸다. 그늘지게 차폐된 TiAu 층(도시되지 않음)은 실제로 도선(74)이 거기에서 연결되도록하기 위하여 전기 접점면으로 위치한다. 그때 도선(74)은 그 움푹한 곳에있는 부분(82)에서 연결된다. 그때 산화물 층(42)은 에칭되고, 프르프매스(62)는 주변에 개구(70, 71)를 남긴다. 합성 웨이퍼는 에칭되기 이전에 조각으로 절단되어, 에칭제를 제거하기 위하여 원심분리기에 놓인다.
원심분리 공정에 있어서, 합성 웨이퍼(900)는 원심분리기(902)에 장착되고, 에칭제를 제거하기 위하여 도 48에 도시되는 것처럼 회전된다. 한 실시예에서, 원심분리기(902)는 모터(906)에 의해 회전하는 평평한 막대 모양이나 혹은 판을 구비하는 평평한 판(904)으로 구성된다. 사실상, 앞서말한 회전장치는 기술적으로 알려진 광 저항 회전체 위에서 작동하도록 변형될 수 있다. 모터(906)는 척으로 고정되거나 균형잡힌 회전을 하도록 중심에 회전하는 판에 연결된 축(908)을 가진다.
구획부(910)는 회전의 중심으로부터 소정의 반지름만큼 떨어져 위치한다. 도 48에 도시된 막대 모양의 판(904)에 있어서, 2개의 구획부(910)를 구비하고, 또한 막대모양의 판이나 혹은 원형 모양의 판위에 다수의 구획부를 가질 수 있다. 각 구획부(910)는 입체적으로 형성되어 각각 합성 웨이퍼(900)를 수용할 수 있다.
각 구획부(910)는 여과지와 같은 액체 흡수부를 가지고 배열되며, 도 48에 분리되어 도시된다. 여과지는 4개의 측면 조각(912)과, 상부 조각(914) 및 하부 조각(916)을 가진다. 원심분리기(912)가 회전할 때, 액체인 에칭제는 주변 밖으로 흐르고 원심분리기의 힘으로 밖으로 내몰려져, 여과지(912, 914, 916)에 흡수된다.
합성 웨이퍼(900)가 높은 회전속에서 판으로부터 방출되는 것을 막기위하여, 각 웨이퍼(900)는 뚜껑(918)으로 각 구획부(910) 안으로 덮어지도록 부착되고, 클립처럼 나사(920)를 가지고 판(902)에 고정시킨다. 에칭제를 적당히 건조시키고 세정하기 위하여, 합성 웨이퍼(900)는 도시된 것처럼 각 구획부(910)에 부합되어야 한다. 즉 점선으로 도시된 프르프매스(922)의 경계선에 따라, 그 프르프매스(922)는 굴곡부나 혹은 힌지(924)가 회전체의 중심에 가까이 위치하도록 부합되어야 한다. 또한 바람직하게는 프르프매스(922)의 중심은 회전판(902)의 반지름으로 배열되어야한다. 실험데이타를 통해서, 대체로 반경은 합성 웨이퍼는 3mm x 3mm의 표본 면적을 가지기 위해 30mm 에서 50mm의 범위를 갖는다. 이러한 2개의 예방조치는 원심분리 공정이 있는 동안 프르프매스(922)의 휨과 왜곡을 최소화하게 한다.
실험적인 증거는 합성 웨이퍼(900)는 모든 구석과 틈에서 에칭제를 만족스럽게 세정하기 위하여 1000g 내지 3000g을 견디어야 한다고 알려져왔다. 만약 프르프매스(922)가 구획부(910)에서 적절하게 향하거나 설치되지 않는다면, 그러한 절대값의 크기는 확실히 깨지기 쉬운 힌지(924)에 해를 입힌다. 판(902)은 5000 RPM 내지 7000 RPM 만큼 빨리 회전할 수도 있다.
원심분리 공정이 완성되고 난후, 세정된 합성 웨이퍼(900)는 구획부(910)에서 제거되고 여과지(912, 914, 916)로부터 분리된다. 합성 웨이퍼(900)는 다음 공정 단계를 준비하고 있다.
또한, 합성 웨이퍼는 이온이 제거된 물과, T-부틸 알코올 및 냉동 건조로 완전하게 세정될 수 있다.
도시된 실시예에서, 산화물 영역(44, 40, 76)은 각각 대략 0.5 미크론의 두께이다. 산화물 영역은 선택적으로 에칭되어 현존하는 산화물(42)을 분리한다. 또한 공간(70, 71) 높이가 대략 0.5 미크론이다. 가드 링 프레임과 주변의 고정된 전극에 의해 형성된 커패시터는 도시된 실시예에서 4개의 유전체 상수를 가진다. 기판의 커패시터는 영역(72)에 의해 축소될 수 있다. 프르프매스의 전체는 대략 70 미크론인 두께를 가지는데, 각각의 부(62)는 상호 보완적인 표면으로 함께 결합하기 이전에 각각 대략 35 미크론의 두께를 가진다. 유사하게, 산화물 층 40 및 76 사이의 거리는 대략 70 미크론이 될 것이다.
도 1 내지 6에 도시된 구성의 다른 실시예는 도 7 내지 17에 도시된다. 유사한 개시 물질 즉 실리콘 기판(112)을 도핑한 P-형은 전/후에 산화물 층(114, 116)을 형성하며, 이러한 층들은 방산이나 혹은 주입 마스크를 형성할만큼 충분히 두껍다. 개시 물질은 이미 언급한 실시예에서와 같다. 도 8은, 산화물 층(114)이 N-형 이온 주입이나 혹은 방산을 위해 형성되며, 배열 표시가 기판(112)의 뒤나 혹은 바닥 산화물 층(116)에 형성된다.
그 패턴은 개구(124, 126, 226, 330)를 나타내며, 그 개구를 통해 인이나 다른 N-형 물질이 방산된다. 방산이 일어난 후 이러한 산화물 층(122, 118, 120, 122, 220)은 제거되고, 새로운 산화물 층이 퇴적된다. 이러한 새로운 산화물 층은 대략 5000 Å의 두께가 된다. 얇은 화학기상증착(CVD) 실리콘 질화물 층은 500 Å의 깊이이며 새로운 산화물 층의 표면에 퇴적된다.
도 9는, 실리콘 질화물 층의 부분이 효과적으로 제거되고, 위치(234, 238, 240)에 패턴 실리콘 질화물 층을 남긴다. 이러한 패턴 질화물 층은 패턴 산화물 층(232, 236)의 상부에 위치하게 된다.
그리고 기판의 노출된 영역은 도 10에 도시된 것처럼 대략 35 마이크로미터의 깊이로 수산화 칼륨 실리콘 에칭을 이용하여 에칭된다. 이러한 것은 패턴 산화물 부(232, 236) 사이에 경로(242)를 생성한다. 경사 벽면(244, 246)은 채널(242) 주위의 (111) 결정면을 나타낸다.
도 11은 산화물 층이 제거되고, 수산화 칼륨은 새롭게 노출된 면과 경로(242)를 추가적으로 2 마이크로미터 에칭하기 위해 사용한다. 제거되지 않은 부분은 산화물 층(232, 236)의 바로 위에 분리된(234, 238, 240) 질화물 층으로 구성된다. 이러한 층은 이전 기판에 방산되거나 주입된 N-도핑된 물질 위에 위치한다. 이러한 N-형 물질은 128, 230 및 330에 위치한다. 130 위치에 있는 N-형 물질은 질화물 층으로 보호되지 않으며, 부분적으로 수산화 칼륨 에칭제로 에칭된다.
질화물 및 산화물 층은 제거되고, CVD 산화물 층은 도 12에 도시된 것처럼 침전되고 패턴화된다. CVD 산화물 층의 두께는 대략 8000 Å이 되며 260, 262, 264 및 266의 위치에 나타난다. 광저항 마스크는 뿜어지는 석판인쇄 공정에 인가되어 단계에 적용되는 문제를 방지한다. 침전된 산화물은 만약 열 성장된 산화 작용이 기판과 N-도핑된 영역(128, 130, 230, 330) 사이의 산호 작용 비율의 차이 때문에 사용된다면, 발생할 수 있는 표면 단계를 피하는데 사용된다. 산화물 층은 이온 주입된 산화물 층을 차폐하는데 사용된다. 주입된 산화물 층은 대략 1300℃의 온도에서 5시간 정도 서서히 식혀지며, CVD 산화물이 존재하지 않는 기판의 표면 아래에 발생할 것이다. 산화물 층은 도 13에서 산화물 층(270, 272, 278, 274, 276)으로 도시된다.
도 14 및 도 15에 있어서, 이온 주입이 일어나는 동안 마스크로 사용되는 산화물이 제거되고 P-형 에피텍셜 층이 기판의 상부에 성장된다. 에피텍셜 층의 두께는 대략 35 마이크로미터이며, 0.1 ohm-cm의 전도성을 가진다. 이러한 에피텍셜 성장은 채널(242)을 채운다. 기판의 상부에 있는 에피텍셜 층은 산화물 층이 나타나기 시작할 때까지 겹쳐지거나 쌓이게 된다. 산화물 층은 제일 먼저 탭(280)에 나타날 것이다. 따라서 에피텍셜 성장 층은 복수의 상이한 부(292, 294, 296, 298)로 나누어진다.
여기서 웨이퍼는 절반으로 2등분 되며, 상호 보완적인 웨이퍼 면은 배열되고, 수산화되며 결합되어 합성 웨이퍼를 형성하게 된다. 합성 웨이퍼는 대략 1100℃의 온도에서 5시간동안 서서히 식혀지게 된다. 도 16에 도시된 실시예에서, 합성 웨이퍼의 상부는 프르프매스 부(295)로 나타나며, 프르프매스 부(294)를 상호 보완한다. 결합선이나 결속부분이 힌지의 중앙에 나타나는 것을 막기 위하여 오직 단일 힌지(296)만이 이 실시예에서 처럼 형성될 것이다.
도 17에 도시된 것처럼 일단 결속하면 프르프매스 부(294, 295)는 경로를 가진 단일 프르프매스(294, 295)를 형성하게 된다. 경로(296)는 산화물 층(278, 279) 사이에 끼워진다. N-형 도핑된 물질(130, 131)은 경로 선의 가장자리에 인접하게 된다.
산화물 층(275)이 제거되고 도선 결속 경로(178)는 도 18에 도시된 것처럼 합성 기판안에 에칭된다. 이 경로는 도선(174)이 프르프매스에서 도출된 부분(296)의 P-형 물질(184)을 확장하는 점(182)에서 결속되도록 한다. 산화물 층(274)은 합성 기판을 통해 전류가 잘못 흐르는 것을 방지하게 된다. 도 17 및 도 18에서 N-형 물질(302, 304)은 또한 전기적인 차단을 제공하며, 산화물 층(276, 277)에서도 같다.
산화물 층(272)은 선택적인 에칭으로 제거되며, 그때 에칭제를 제거하기 위한 원심분리를 함으로써 틈이 없어진다. 또한, 그 틈은 세정되고나서 T-butanol에서 냉동-건조된다. 섀도우 마스크는 표면(184)에 금속층을 침전하도록 사용되어 도선 결속(182)이 기판에 부착되도록한다.
상기 묘사한 2개의 실시예는 2개의 실리콘 전극 사이에 위치하는 정확한 구조를 가진 진자를 생성한다. 상기 전극은 정밀하게 소정의 양에 의해 진자로부터 분리된다. 단일 웨이퍼를 사용하여 2등분으로 절단함으로써, 장치의 상호 보완적인 상부 및 하부를 형성하여, 진자와 진자의 측면에 있는 각 전극 사이의 거리를 동일하게 유지하며, 상이한 웨이퍼를 사용할 때 불합리한 변화의 발생을 줄이거나 제거하게 된다.
본 발명의 가속도계의 배열과 조립은 2개의 웨이퍼 부재가 고체일 때 가능하며, 따라서 웨이퍼에 대한 모든 압력을 최소화하고, 공정 처리시 진자의 손상을 막게된다. 본 발명은 또한 먼지, 불순물, 이외의 불합리한 불순물이 가속도계에 유입되는 것을 줄이거나 제거하게 된다. 이러한 불순물 제거는 동일한 작동을 가능하게 하며, 결손을 최소화하고, 장치의 사용 시간을 늘리게 한다.
본 발명은 또한 Stewart에 도시된 캔틸레버의 날카로운 테두리를 제거한다. 분리된 힌지를 사용하는 것은 도 1 내지 6에서 도시된 실시예의 구성을 변형하는 것이 바람직하다. 프르프매스를 둘러싼 기판에 잔존하는 산화물 층은 기판을 통해 전기가 잘못 흐르는 것을 방지하는데 사용된다. 부가적으로 도 6에 도시된 것처럼 트렌치 가아드(72)는 1개의 고정된 전극에서 다른 전극까지의 커패시터를 줄이도록 이용될 수 있다. 고정 전극에서 가아드까지의 커패시터는 고체 경계 유전체와 비교되어 줄여진다.
도 19 내지 24에서, 장치의 우선적인 위치가 도시된다. 위치를 도시하는데는 사각평면 프르프매스를 이용한다. 사각 프르프매스는 가속도계에서 사용될 때, 프르프매스의 폭보다 더 큰 힌지로부터 길게 늘린 사각 프르프매스가 더 좋은 특성을 제공할 수 있다는 것이 가능하다.
도 19에 있어서 개구(400)를 가진 마스크가 도시되며, 마스크는 도 2에 도시된 것처럼 N-형 물질(28, 30)을 산화물로 도포된 기판(12)에 방산하거나 주입하기에 적합하다. 이와 같은 마스크는 도 3에 도시된 것처럼 N-형 영역(28, 38) 위에 새로운 산화물 층(32, 34)을 퇴적하도록 사용될 수 있다. 이러한 처리는 산소의 이온 주입이 발생하는 동안 N-형 영역을 보호한다.
도 20에 있어서, 제동을 축소하는데 적합한 마스크는 홈을 파서 수산화 칼륨 에칭제를 사용한다. 제동홈은 매입된 산화물 층 방향의 (111) 평면에 에칭된다. 제동홈은 프르프매스 위에 위치한다. 도 23은 프르프매스 위에 있는 제동홈(402)의 적절한 위치를 도시한다.
도 21에 있어서, 또한 프르프매스(408)와, 힌지(412, 418) 및 주변 지지구조를 생성하는 마스킹이 도시된다. 영역(422, 424, 426, 428)들은 프르프매스(408)를 웨이퍼 안으로 이동시키기 위해 제거되는 영역을 나타낸다. 전기 화학의 도핑제를 이용하여 선택적으로 에칭되는 동안, 탭(404)은 N-형 도핑된 영역이 되어 탭을 에칭되지 않도록 할 것이다. 이러한 탭은 매입 산화물 아래에서 종료되는 탭 아래로 지나는 하단부 경로위로 확장되는 브리지이다. 2개의 상호 보완적인 절반의 웨이퍼가 배열되고 결속될 때, 상호 보완적인 브리지는 각 웨이퍼상에 있는 브리지 사이의 공간을 덮고, 따라서 상부 및 하부의 고정된 전극 사이를 벗어난 커패시터를 보호하는 차폐물을 제공하며, 결과적으로 바닥에 대한 벗어난 커패시터를 발생시킨다. 영역 406, 410, 432 및 434는 도선 결속 위치가 될 것이다. 금속 층은 도선 결속이 발생하기 전에 이 영역에 퇴적될 것이다.
도시된 실시예에서, 2개의 힌지(412, 418)가 존재하고, 프르프매스(408)의 한쪽 측면을 따라 위치하게 된다. 힌지는 프르프매스의 외부 에지로부터 약간 인입된다. 영역(420)은 힌지(418)의 에지와 프르프매스(408)의 에지 사이에 도시된다. 유사한 영역은 힌지(412)와 프르프매스(408)의 반대 에지 사이에 위치하게 된다.
힌지(412)는 보강하는 영역(415)으로 구성되며 힌지의 베이스에 위치한다. 일정 간격(416)으로 분리되어 있는 많은 돌출된 도선(414)들은 힌지의 잔여부분을 보충한다. 한 실시예에서, 힌지(412)의 넓이는 약 400 미크론이 된다. 구멍이 있는 힌지를 사용하는 것은 에칭 용액을 돌출선(414) 사이에 있는 구멍을 통과하도록 한다. 이것은 힌지 아래에 있는 전체 영역이 모든 기대하지 않던 물질을 제거하는 것을 가능하게 한다. 그곳에 구멍(416)이 없다면, 에칭제는 힌지(412)의 가장자리 둘레 및 아래쪽만 접촉하게 되었을 것이다. 이것은 부가적으로 에칭 시간이 길게 되는 결과를 초래하고 장치의 다른 소자에 손상을 입힐지도 모르며, 힌지 아래부분에 잔여 물질을 남기게되고 힌지의 작동을 방해하게 될지도 모른다.
도 22는 힌지와, 프르프매스(408) 및 탭(404)의 적절한 위치를 도시한다. 개구(440)는 에피텍셜 층에 형성되어 프르프매스(408) 아래에 위치한 실리콘 산화물 층에 도달하는 것을 가능하게 한다. 이러한 개구(440)는 실리콘 산화물을 선택적으로 에칭되게하고, 프르프매스(408)의 비에칭된 표면과 주변 구조만을 남긴다. 비아는 이 개구 위에 위치하게되며, 산화물을 제거하고나서 개구는 도선결속 부로서 제공되며 상부 표면으로부터 하부 고정 전극으로 접촉하게된다.
도 23은 합성 마스크 도이며, 기판(12)의 상부 표면을 도시한다. 힌지(412)의 적절한 위치와, 프르프매스(408), 탭(404), 제동 홈(402) 및 다른 특징들이 이 도면에서 서로서로 연관성있게 도시된다.
도 20의 제동 홈을 이용한 후, 도 24는 프르프매스(408)의 상부 표면에 있는 제동 홈(403)의 위치를 도시한다. 제동 홈(403)은 공기를 프르프매스(408)의 상부 혹은 하부로 부터 제거가능하도록 한다. 좀더 자세히는, 제동 홈(403)은 프르프매스(408)의 에지 주변에 발생되는 공기 때문에 발생될지도 모르는 반대 효과를 제거한다. 이것은 프르프매스(408)가 공기의 가동 흐름으로 방해받지 않고 자유롭게 구부릴 수 있다는 것을 나타낸다. 또한, 넓은 주변 프르프매스(408)는 질소와 같은 불활성 기체로 가득차게 된다. 이것은 모든 프르프매스나 장치 주변부의 붕괴를 막는다. 또한 축소된 압력 속에 있는 장치를 밀봉함으로써 줄일 수 있다.
도 19 내지 24에 도시된 실시예에서, 프르프매스는 대략 3 mm X 3mm의 사각판이 된다. 이러한 구조로, 각각 400 미크론인 2개의 힌지는 프르프매스 구조를 지탱하기에 적합하다. 프르프매스의 면비율은 변할 수도 있으며, 프르프매스는 입자의 적용에 따라 더 커지거나 더 작아질 수 있다는 것을 인지한다. 핑거(414) 및 슬롯(416)의 폭 뿐만아니라 힌지(412, 418)의 폭은 더 딱딱하거나 좀더 유연한 힌지를 만들도록 변형될 수 있고, 가속도계 구성의 요구사항에 의존한다.
또다른 실시예에서, 본 발명은 가속도계와 같은 고체 상태의 기구를 조립하는 다른 방법을 제공한다. 다른 방법은 결속 및 에칭-백 방법으로 알려져있으며, 도 25 내지 32에서 연속적인 단계로 도시된다. 도 25 내지 32는 도 1 내지 6에 도시된 것과는 다른 단계를 도시한다는 것을 주목할만하다.
결속 및 에칭-백 방법은 웨이퍼가 처리되고, 2등분 되며, 다시 결속되어 상호 보완적인 2개의 웨이퍼가 결속되어 가속도계를 얻는 방법에서 상기 기술한 방법과 유사하다. 그러나 결속 및 에칭-백 방법은 인규산염유리(PSG)와 7% 도핑된 인산 유리를 이용한다. 이러한 산화물은 이전에 알려진 다른 산화물질 보다도 약 10배나 빠르게 에칭한다. 따라서, 연속적인 에칭 단계는 매우 용이하게 된다. 또한, PSG는 상기한 SIMOX 공정에서 사용되는 유사한 산화물보다 농도를 제어하기가 더 쉽다.
예를들어, 본 기술은 단지 SIMOX 방법을 이용하는 0.5 미크론의 농도 성장을 인가하고, 결속 및 에칭-백 방법은 PSG 층에 퇴적될 수 있거나 기판위에 1 미크론의 산화물 층을 성장시킬 수 있다. 최종적으로, 산화물 층의 농도는 프르프매스와 주변 벽면 사이의 틈 사이즈를 결정한다.
도 25a를 볼 때, 결속 및 에칭-백 방법은 상부 P-형 실리콘 기판(500)으로 시작된다. 이것은 상업적으로 산소 이온 유입(SIMOX)으로 생성된 연속적인 매입 산화물을 가진 이용가능한 비패턴의 웨이퍼이거나, 혹은 상업적으로 매입 산화물을 가진 이용가능한 결속된 웨이퍼이다. P-형 실리콘 층은 웨이퍼 표면상에 에피텍셜 성장을 한다. 이러한 P-epi 층(504)은 프르프매스가 되고, 이 단계에서 완성된 프르프매스의 소정 두께의 절반이 된다. 바람직하게도, P-epi 층(504)은 35 미크론의 두께이며, 상기 SIMOX 공정에서 성장한다. P-epi 층(504)은 매우 얇고 동시에 깨지기 쉽기 때문에, 상부 P-형 기판(500)은 공정이 일어나는 동안 전체 웨이퍼의 조종을 위한 처리 기능이 필요하다. P-epi 층(504)은 바람직하게는 P-형이고, 붕소 도핑이며, 에피텍셜 실리콘이다.
도 25b는 도 25a에 도시된 기판의 상호 보완적인 절반의 기판에 대한 단면도를 도시한다. 특히, 도 25b는 각각 PSG를 가진 바닥 P-형 실리콘 기판(506)과 퇴적 성장된 뜨거운 산화물 층(508)의 단면을 도시한다. 질화물 마스킹 막(510)은 바닥 P-형 기판(506)의 다른 면에 부착된다.
화학적인 증기 퇴적을 통해, 질화물 형태(512)는 도 26a에 도시된 것처럼 P-epi 층(504) 위에 퇴적된다. 질화물 형태(512)는 연속적인 단계로 에칭 마스크로 사용된다. 도 26b에 있어서, 트렌치(516)를 가진 광저항 형태(514)는 PSG나 혹은 뜨거운 산화물 층(508) 위에 놓인다. 반응이 빠른 이온 에칭 공정을 통해, 수직 트렌치(516)는 PSG나 혹은 뜨거운 산화물 층(508)의 어떤 부분이 에칭되어 P-형 실리콘 기판(506) 아래쪽으로 인가된다. 도 27a에 있어서, 뜨거운 산화물 층(518)은 질화물 패턴(512) 안에 있는 창틀과 개구 안에서 성장된다. 산화물은 연속하는 KOH 실리콘 에칭이 있은 후에 영역안에서 에칭되어 프르프매스 윤곽을 나타낸다. 성장된 산화물 층(518)의 존재는 힌지와 경계막 영역을 KOH 안에서 에칭되는 것을 막고, 반면에 프르프매스와 프레임 사이의 트렌치는 소정의 힌지 두께에 동등한 깊이로 에칭된다. 이러한 점에서, 산화물은 제거되고 실리콘 에칭이 실리콘 질화물에 의해 보호되지 않는 모든 영역에서 발생한다. 바람직한 힌지 두께는 2 내지 5 미크론이다.
도 27b는 도 26b의 저항 패턴(514) 위에 비결정질 실리콘의 퇴적물을 도시한다. 비결정질의 실리콘(520)은 수직 트렌치(516)에 채워질 뿐만아니라 저항 패턴(514)도 도포한다. 후에 저항 패턴(514)은 제거되고 동시에 트렌치(516) 안에 존재하지 않는 초과된 비결정 실리콘(520)을 들어올린다. 트렌치(516)는 비결정의 실리콘(520)과 배열되며, 독립적인 산화물(550) 둘레에 밀봉으로 제공된다.
도 28a에 있어서, 수산화 칼륨(KOH)은 이방성으로 질화물 패턴(512)의 개구에 P-epi 층(504)를 에칭하도록 이용된다. 도면에 도시된 것처럼, KOH 에칭의 노출과 동시에, 완전하게 노출된 P-epi 층(504)의 영역은 성장된 산화물 층(518)에 의해 덮여진 P-epi 층(504)의 영역보다 더많은 물질을 제거해왔다. 이것은 KOH 에칭이 P-epi 층(504)의 노출된 영역을 가진 결과이다. 프르프매스의 절반(524)과 가아드(526)에 대한 힌지(522)는 도시된 바와같이 확인될 수 있다. 힌지(522)와 가아드(526)는 성장된 산화물 층(518)의 두께로 결정되는 것처럼 두께를 가진다.
게다가, 프르프매스 절반(524)의 패턴이 결정된다. 예로, 프르프매스(524)의 상부(528)가 보여지며 P-epi 층(524)이 완전하게 매입된 산화물 에칭-종료(502)로 에칭되어 트렌치(530)를 형성한다. 개념적으로, 비록 도시되지 않았지만, 에칭된 트렌치(530)는 프르프매스 절반(524)을 개설한다.
상호 보완적인 바닥 기판은 도 28b에 나타낸 것처럼 이러한 단계에서 모든 처리를 수용하지 않는다. 따라서, 도 27b 및 도 28b는 일치한다.
다음으로, P-epi 층(504)의 질화물 패턴(512)은 제거된다. 노출된 실리콘 표면은 물과, 과산화 수소 및 암모니아수와 혼합하여 수산화 된다. 도 28a 및 도 28b의 웨이퍼는 배열되고 실리콘 융해가 도 29에 도시된 것처럼 결속된다. 결속된 웨이퍼는 상기 SIMOX 처리과정에서 묘사된 절차로 밀봉된다.
이미 핸들로 이용된 상부 P-형 기판(500)은 더 이상 필요하지 않으며, 100 미크론의 두께로 연마하여 뒤로 제거되며, KOH를 가지고 산화물 에칭-종료까지 잔존하는 것을 에칭한다. 하부 P-형 기판(506)은 KOH 에칭으로부터 질화물 마스킹 막(510)으로 보호된다. KOH 에칭는 매입된 산화물 에칭 종료부(508)에 의해 정지되며, 나중에 선택적으로 제거된다. 잔존하는 웨이퍼(532) 결속 및 제거는 도 30에서 도시된다. 웨이퍼(532)는 잘려져 좌/우 절반으로 나누어진다. 도 30에 있어서, 전면 부와 배면 부는 절반으로 나누어져 웨이퍼(532) 도의 면으로 된다. 각각의 절반의 이전-결속 표면은 다시 물과, 과산화 수소 및 암모니아수와 혼합하여 수산화 된다.
도 31에 도시된 것처럼, 복수의 절반은 함께 결속되고 밀봉되어 실리콘 융해가 되며, 상기 이미 묘사된 과정으로 행해진다. 구멍(536)은 도선 결속 경로(538)는 다른 방향으로 에칭될 수 있게 하기위하여 상부 질화물 마스킹 막(534)를 통해 사진석판으로 패턴화 된다. 도선 결속 경로(538)는 상부 PSG나 혹은 뜨거운 산화물 층(540)으로 에칭된다.
상부 및 하부 PSG 혹은 뜨거운 산화물 층(540, 542)은 각각 에칭되어 완결된 프르프매스(544) 주위에 공간을 남긴다. 이것은 도 32에 도시된다. 비결정질의 실리콘 밀봉(520)은 PSG 산화물 층(540, 542) 주위를 둘러싸고, 물질은 HF 에칭으로부터 보호되며 변하지 않은 상태로 남는다. 힌지(522)와 가아드(526)의 구조는 명백하다.
전체 웨이퍼는 T-butanol 안에서 냉동 건조되거나, 다르게는 앞에서 설명한대로 조각이나 원심분리로 나누어진다. 셰도우 마스크는 표면(548)위에 있는 접촉 금속(546)의 층을 증착하는데 사용되고 기판에대한 도선 결속을 가능하게 한다. 가속도계는 완료되어 2개의 실리콘 전극 사이에 진자나 막을 형성한다.
본 발명은 에피텍셜 실리콘 층을 산화된 절연 실리콘(SOI) 기판 웨이퍼에 부착하고, 에피텍셜 실리콘 층은 상기 기술한 결속 및 에칭-백 공정을 통해서 산화된 절연 실리콘(SOI) 기판 웨이퍼로 운반된다. 절연 실리콘 웨이퍼는 가속도계와 같은 센서 장치에 넓은 적용범위를 가진다. 작고 통제되는 틈을 요구하는 가속도계와 같은 미세구조를 조립하는 한가지 좋은 방법은 웨이퍼 결속을 통하여 SOI 웨이퍼를 처리하고, 에칭으로인해 운반된 에피텍셜 층 아래에 있는 산화물을 제거한다.
그 공정의 한가지 결점은 에피텍셜 층의 부분들을 기판에 고정시키는 것이 어려워서 산화물을 에칭하고 난후 에피텍셜 층 부분을 고정된 상태로 남기는 것이다. 중요하게도, 부착을 위해 사용된 구조는 불화수소산(HF)에 의해 산화물 층의 에칭이 진행되는 동안 개시되지 않고 에칭되어야 하며, 그 공정은 복잡하다. 본 발명은 앞서 말한 어려움을 극복하는 공정을 제공한다.
바람직한 실시예에 있어서, 본 발명 공정은 상기 기술한 것처럼 SIMOX 웨이퍼를 제공하거나, 좀더 낳은 것은 SOI 웨이퍼를 제공하는 것이다. 도 33에 도시된 것처럼 SOI 웨이퍼(606)는 전/후에 산화물 층(600, 608)을 성장시킨다. 대략 35 미크론 두께의 P-형 에피텍셜 실리콘 층이나 혹은 P-epi 층이 전방 산화물 층 아래에 존재한다. 또한 매입 산화물 층(604)도 존재한다. 이러한 SOI 웨이퍼(606)는 도 25a에 도시된 것과 같으며, 또한 앞에서 자세하게 토의되었다.
전방 산화물 층(600)은 도 19 내지 23에 도시된 것과 같은 마스크를 통해 에칭되며, 표면 제동 홈과, 막 윤곽이 일렬로 배열되어 산화물 패턴을 형성한다. 이전에 알려진 공정을 통해, 광저항은 마스크 상에서 회전하고, 사진 석판으로 자외선을 차단하는 마스크를 통해 방염제를 패턴화하여 소정의 패턴을 닮은 방염제를 개선한다. 다음으로 HF는 복수의 영역에서 에칭하는데 사용되고, 방염제는 제거되며, 산화물 패턴이 남는다. 이러한 서문의 기판에 대한 단계는 이미 앞에서 상세히 논의되었다.
KOH의 적용은 실제로 3 내지 5 미크론인 얕은 영역을 기판으로 자른다. 도 34는 상기 단계를 실행한 후에 SOI 웨이퍼(606)의 종단면도를 제공한다. 얕은 영역(610)은 회전 저항을 촉진하여, 불균등한 저항이 발생되기 때문에 공정이 쉽게 더 깊은 트렌치에 인가되지 않으며, 때문에 그 저항은 날카로운 코너와 에지로부터 움직이기 시작하는 경향이 있다. 따라서, 얕은 영역(610)은 평평한 웨이퍼처럼 회전 레지스터 공정으로 보이며, 그 공정은 고품질의 생산에 중요하다.
도 35에 도시된 다음 단계에서, 앞서 정의된 얕은 영역(610)은 제동 홈과, 얕은 홈 및 막 영역과 동시발생적인데, HF를 이용하여 산화물 층을 제거한다. 실리콘 질화물(Si3N4) 층(612)은 저압 화학기상증착(LPCVD)을 이용하여 퇴적된다. LPCVD 질화물(612)은 바람직하게는 대략 1000 Å의 두께이다. 다음으로, 500 내지 1000 Å의 이온 광 실리콘 산화물(SiO2)의 영역은 얕은 홈내에 증착되어 산화물 캡(614)을 형성한다.
실리콘 질화물(Si3N4)에서 스퍼터(sputter)된 이온의 약 1000Å 두께의 층이 얕은 홈(610)에 증착되어 질화물 캡(616)을 형성하고 계속되는 단계동안 산화물 캡(614)을 보호한다. 실내온도에서 증착되며 이미 알 듯이 공정의 발진하에서 저항 마스크를 이용하여 패턴 막을 바꿀 수 있다. 발진 공정은 소정의 영역에서 저항과 막을 발진하는데 왜냐하면 저항은 기판의 부착을 막기 때문이다. 아세톤을 적용하여 저항을 용해하고 바라지않는 산화물/질화물 막을 발진한 후에 산화물 캡(614)과 질화물 캡(616)으로 구성된 스택이 남는다.
다른 실시예 공정에 있어서(도시되지 않음), 스택은 평면위에 증착될 수 있으며, 도 35에 도시된 것처럼 얕은 홈(610)에는 증착되는 것은 아니다. 평면 대신에 얕은 홈에 증착된 이유는 적절한 두께의 소모 영역에 대한 공간으로하여금 이러한 절연된 접합부 실시예에서의 공간이나 구멍을 채우는 도핑된 에피텍셜 성장을 거꾸로 형성할 수 있게한다. 깊은 트레치가 형성되어 가속도계의 힌지가 된다. 특히 도 36에 도시된 것처럼, LPCVD 질화물(612)은 레지스터와 플라즈마 에칭을 이용한 힌지 홈(618)을 가지고 패턴화된다. 앞선 공정은 아래표면이 필요하지 않고 에칭될 수 있기 때문에 바람직하다.
LPCVD 질화물(612)은 힌지를 형성하기 위하여 힌지 홈(618)을 가지고 패턴화된 후에, KOH가 깊은 에칭에 인가되어 실제로 20 내지 25 미크론의 깊이로 제거하게 된다. 이것은 힌지 두께(620)를 형성하며, 이 두께는 매입 산화물 층(604)에서 힌지 홈(618)의 바닥까지의 거리이다. 힌지 두께(620)는 g-범위와 가속도계에 요구되어지는 왜곡안정도에 따라 변경되고 대게는 2 내지 10 미크론의 범위를 갖는다.
플라즈마나 혹은 인 에칭가 있는 동안, 질화물 캡(616)은 산화물 캡(614)을 보호한다. KOH 에칭가 있는 동안, 산화물 캡(614)은 질화물 캡(616)에 의해 보호받는다.
LPCVD 질화물(612)는 다음 산화 단계가 있는 동안 에피텍셜 실리콘(602)을 보호하기 위하여 필요하다. 한편, 힌지 홈(618)의 내부 에피텍셜 실리콘(602)은 KOH 에칭 후에 보호되지 않는다. 에피텍셜 실리콘은 노에서 뜨거운 수증기로 이루어진 산화공정에 노출되어서 힌지 홈(618) 표면을 산화한다. 이러한 열 산화 공정은 1000 내지 1100 ℃시의 온도에서 발생하며 이미 알려져 있다. 도 36에 도시된 것처럼 결과적으로, 2000 내지 4000Å 두께의 산화물 성장은 힌지 홈(618)의 바닥부(620)와 측면부(622)를 덮는다. 물과 산소 확산은 LPCVD 질화물(612)에 의해 다른 영역에서 억제된다.
웨이퍼 구조는 더 이상 쉽게 광패턴화할 수 없다. 이유는 힌지 홈(618)의 깊이가 회전 레지스터를 적당하게 윤곽을 도포하는 것을 방해하고 문제는 위에서 논의되었다.
다음 단계에서, LPCVD 질화물(612)과 질화물 캡(616)은 계속되는 단계속에서 결속하기위한 기판을 준비하기 위하여 제거되어야만 한다. 처음에 LPCVD 질화물(612)과 질화물 캡(616)은 KOH가 에피텍셜 실리콘(602)을 에칭하는 것을 못하게하고 노출된 표면이 산화되는 것을 막기위하여 필요했다. 이 중대한 때에, LPCVD 질화물(612)과 질화물 캡(616)은 더 이상 필요하지 않다.
따라서, 웨이퍼는 160℃의 인산에 침지된다. 힌지 홈(618)은 산화물로 덮어지고 에칭되지 않는다. 질화물 캡(616)과 모든 LPCVD 질화물(612)은 인산에 의해 제거되며, 산화물 캡(614)으로 보호된 LPCVD 실리콘 질화물의 작은 부분은 제외된다. 이 질화물 패치는 624로 표시된다.
잔존하는 것은 노출된 실리콘 표면이고, 힌지 홈(618)은 산화물(620, 622)과 LPCVD 실리콘 질화물(624)의 패치로 덮인 산화물 캡(614)에 의해 덥여있다. 이것은 도 37에서 도시된다.
다음 단계는 패턴화된 배열 결속이다. 이 결속은 SOI 웨이퍼(606)와 산화된 웨이퍼(626) 사이의 적외선 배열 특징에 대한 배열 마크를 이용하며, 2개의 구조는 곧 함께 결속된다. 산화된 웨이퍼(626)는 실제로 1 미크론 두께의 온도나 각각 성장이나 증착된 PSG 산화물 층(628)을 가진 P-형 실리콘 기판이다. 이러한 형태의 기판에 대한 상세한 내용은 상기에서 논의 되었다. 도 38에 도시된 것처럼, 슬롯(630)은 얕은 홈(610)에 대응하는 산화물(628)을 통해 형성된다.
질화물 층(642)이 스퍼터된 반응 이온은 각각의 슬롯(630) 안에 있고, 상기에서 논의된 증착/리프트-오프 공정을 통해서 증착된다. 이러한 질화물 층(642)은 기초적인 실리콘을 보호한다. 유익하게는, 현 조건하에서 산화된 웨이퍼(626)의 접합 표면은 레지스터 잔여에 의해 거칠게 되지 않는다. 실제로, 만약 질화물이 CVD에 의해 인가되어 산화물 표면(648)으로 성장된 실리콘 표면이 패턴을 얻기 위하여 에칭되어야만 한다면, 에칭 공정은 작은 Å RMS로 산화물 표면(648)에 거친 결을 발생시킬 것이다. 그래서 거친 표면(648)은 강한 결속을 위한만큼 충분히 부드럽지 않게 된다.
도 38에 도시된 SOI 웨이퍼(606)의 접합 표면(650)과 PSG 산화물 웨이퍼(628)의 접합 표면(648)은 또 다른 실시예를 위한 상기 논의된 바에따라 결속을 하기위한 준비가 된다. 이러한 시점에서, SOI 웨이퍼(606)는 10:1 HF안에 담궈져서 산화물 캡(614)을 제거한다.
도 39는 PSG 산화물 웨이퍼(628)에 결속된 SOI 웨이퍼(606)를 도시한다. 도 37 및 도 38에 도시된 SOI 웨이퍼(606)의 핸들 웨이퍼(632) 부는 주로 바닥에 위치하고, 이미 매입된 산화물(604)을 가지고 완전하게 에칭되어 에칭을 종료하게된다.
본 발명 공정은 동시에 깨끗하다는 잇점을 제공한다. 예를들어 도 39에서, 접합된 웨이퍼의 상부에는 지지되지않는 산화물이 존재하지않고 평평하고연속적인 실리콘 표면이 존재한다. 오목한 경사진 트렌치는 존재하지 않으며, 원하지 않는 액체 누출을 세척하고 건조시키지 않는다. 프르프매스의 윤곽을 나타내는 막이나 트렌치는 이 공정에서 필요하지 않고, 따라서 구조적 강도를 제공하여 거친 조작을 견딘다.
도 39에 도시된 결속된 웨이퍼(634)는 평평한 웨이퍼와 같은데, 그 웨이퍼는 기판의 고정 홈과 프르프매스에 대한 트렌치 윤곽 및 힌지의 레지스트 패턴을 준비한다. 따라서, 도 40에서, 결속된 웨이퍼(634)는 깊은 슬롯(636)을 형성하도록 에칭된 이온이며, 상기 에칭은 고정하기 위한 매입된 질화물 층에서 종료하고, 에칭은 프르프매스 윤곽에 대한 매입된 산화물 층에서 종료된다. 도 40에 도시된 실시예는 깊은 슬롯(636)이며, 깊은 슬롯(636)은 실리콘 에피텍시 후에 고정 역영으로 제공된다. 그 웨이퍼의 깊이는 질화물 패치(624)를 통해서 잘릴때만 종료된다. 보다 명확하게 말하면, SF6(sulfur-hexafluoride)를 가진 이온 에칭 및 헬륨 가스는 깊은 슬롯을 절단하는데 사용되는데, 왜냐하면 이러한 형태의 플라즈마 에칭은 높은 에칭 비율로 더 깊고 경사진 벽을 절단할 수 있기 때문이다. 도 40 및 도 41로 부터 이온 에칭은 질화물 패치(624)를 통해 절단한다.
도 41은 도 40에 도시된 깊은 슬롯(636)의 확대도이다. 다음 단계에서, 앞선단계의 레지스트는 제거되고, 내부 벽면(638)은 앞서 기술된 산화 공정을 통해 노에서 산화된다. 따라서, 내부 벽면(638)은 산화물 성장(640)으로 덮인다. 질화물 패치(624)와 질화물(642)로 스퍼터된 활성 이온은 인산(H3PO4)의 적용으로 제거된다.
잔존하는 것은 노출된 실리콘 바닥부와 돌출부를 가진 노출된 실리콘 표면 구멍(644)이다. 본 발명의 공정은 실리콘 에피텍시를 바라는 곳에서만 노출된 실리콘을 남긴다. 게다가 본 발명의 공정 없이, 전통적인 산화 성장 및 사진석판 방법 때문에 구멍 구조를 얻는 것은 불가능하며 매우 어렵다.
도 42에 도시된 이전 기술에 있어서, 선택적인 에피텍시 공정은 구멍(644)에 있는 노출된 실리콘 영역에만 단일 결정 실리콘을 성장시킨다. 선택적인 에피텍시(646)는 기판과 함께 성장하고, 거기서 공정 상태는 에칭이 증착과 평형을 이루는 것과 같으며, 많은 실리콘을 응집하는 것은 산화물 표면에서 발생되는 것을 막지만 노출된 실리콘 표면에서 발생할 수 있다. 상부에 형성되는 돌출부 때문에 내부 벽부(638)에 에피텍시 성장을 막는 것은 중요하며, 계속되는 결속 단계에 갑섭이 이루어진다. 따라서, 내부 벽부(638)는 그러한 에피텍시 성장을 방지하도록 산화물(638)로 덮여진다. 선택된 에피텍시(646)는 본래의 실리콘 기판처럼 결정 축과 같이 성장한다. 이러한 선택 에피텍시 성장(646)은 산화된 웨이퍼(626)에 대한 SOI 에피텍셜 웨이퍼(606)를 유지하는 고정물이다. 요컨대 모든 선행 단계는 산화된 웨이퍼(626)를 SOI 에피텍셜 웨이퍼(606)로 연결하는 고정물을 형성할 때 최고점에 달한다.
도 42에 도시된 것처럼, 결속된 웨이퍼(634)는 백 그라인드와 에칭-백 공정으로 표현된 내입된 산화층(604)을 제거할 준비가 되어있고, 프르프매스의 힌지를 제거하기 위해서 힌지 홈(618)의 측면 산화물(622)을 선택적으로 제거할 준비가 되어있다. 웨이퍼 공정은 도 30에 묘사한 것처럼 계속될 것이다.
도 41에서 계속되는 본 발명의 또 다른 실시예 공정에서, 비선택적인 에피텍시 공정은 선택한 구멍(644)을 많은 실리콘으로 측면 벽(638)부 까지 채우기위하여 사용될지도 모른다. 확실히, 본 발명의 유전체적 고립된 다른 실시예에 있어서, 구멍(644)을 형성하기위해 SOI 웨이퍼(606)에 얕은 홈(610)은 존재하지 않는다. 그럼에도 불구하고, 질화물 패치(624)는 여전히 사용되며 밑을 절단하는 동안 HF 에칭까지 벽으로 제공한다.
때때로 비선택적 에피텍시 공정은 앞서 논의된 선택적 에피텍시 공정보다 더 합리적이다. 이러한 비선택적 에피텍시 공정에 있어서, 많은 실리콘 성장은 실리콘 영역을 노출하는데만 제한되지 않는다. 또한, 비선택적 에피텍시는 선택적 에피텍시 보다 더 빠른 성장 속도를 가지며, 상부까지 트렌치를 채우는 더 좋은 성과를 제공한다. 그러한 점에서, 소정의 깊이까지 트렌치 내에서 많은 실리콘을 기계적으로 윤내거나 갈아내는 것은 가능하다. 매우 많은 실리콘은 트렌치 내에서 소정의 증착 패턴을 얻기 위하여 어느정도의 선택적 공정아래 에칭된 백이 될 수 있을지도 모른다.
도 41에서 계속된 도 44는 이러한 다른 실시예 공정을 도시한다. 특히 이러한 다른 실시예는 선택적 에피텍시 공정의 결과로 접합 절연대신에 유전체 절연을 가진 비선택적 에피텍시를 이용한다. LPCVD 질화물 패치(810)를 남기기 위하여 주변 LPCVD 질화물을 에칭하고 나서 산화물 캡(812)이 남는 것을 제외하고는 선행 실시예와 유사하다. 산화물 캡(812)은 500Å 대신에 약 600Å으로 만들어지고, 결속이 있기 전에 LPCVD 질화물이 제거되고 나서 행해지는 더 짧은 10:1 HF 침지가 있기 때문에, 산화물 캡(812)이 남는다.
이러한 산화물 캡(812)은 다시 깊은 슬롯(806)이 에칭된 활성 이온의 레지(ledge:814)의 아래면을 보호하는 효과를 제공하며, 반면에 산화된 웨이퍼(800) 안에 있는 비보호된 질화물(808)은 인산에서 제거된다. 다음으로, 산화물 캡(812)은 10:1 HF에서 제거된다.
웨이퍼 결과는 도 45에 도시된다. 특히 질화물 패치(810)의 나머지는 여전히 레지(814)의 아래면을 덮고있으며, 아직 PSG나 뜨거운 산화물 층(804)에 형성된 슬롯(816) 안에는 노출된 실리콘(818)이 존재한다. 상기 웨이퍼는 에피텍시 및 다중 실리콘 증착을 준비하고 있다.
도 46은 대략 실리콘(822)의 37 미크론이 비선택적으로 증착된다. 그러나 처음으로, 시레인이 도입되어 단일 결정 성장이 노출된 실리콘 인터페이스에서 발생되는 동안 모든 표면상에 다중실리콘(822)을 증착한다. 계속적인 성장은 상기 모든 표면이 37 미크론의 두께가 될 때까지 트리클로로시레인이나 디클로로시레인을 이용하여 높은 속도로 유지된다. 이점에서, 깊은 슬롯(806)은 완전하게 아래부터 결정 성장으로 채워지고, 침지하여 슬롯(816)의 산화된 벽으로부터 다중실리콘 성장된다. 상이한 결정 영역의 접촉 경계는 점선(820)으로 표시된다. PSG 산화물 층(804)의 나중 희생형 언더컷에 대하여, 다중실리콘(822)의 표면이 거친 경계면의 가능 침범 때문에 HF 에칭에 노출된 단일 결정을 갖는 것은 바람직하다.
다음 단계에서, 웨이퍼의 비선택적으로 증착된 실리콘은 노출된 실리콘 웨이퍼가 사용되는 것처럼 표준 광택 기술을 이용하는 화학적-기계적으로 닦여진 백이다. 광택은 슬롯(816)에 있는 증착된 실리콘(822)을 변화시키지 않는다; 즉 광택은 상부에 높은 티를 단지 제거한다. 웨이퍼는 단지 실리콘의 2 내지 5 미크론의 웨이퍼가 노출 매입된 산화물 층(802)으로 남을 때까지 광택이 이루어진다.
매입된 산화물 층(802)위의 다중실리콘(822)의 잔여는 KOH에서 에칭하거나 활성 이온 에칭 건조로 제거된다. 매입된 산화물 층(802)의 노출된 표면 위에 있는 모든 실리콘(822)을 제거하는 것은 오버-에칭(over-etch)에 바람직하다. 도 47에 도시된 것처럼, 다중실리콘(822)의 표면(826)은 오버-에칭 대문에 약간 움푹 들어간다.
웨이퍼는 다른 공정을 준비하여 가속도계나 혹은 다른 기구를 만든다. 특히, 웨이퍼는 패턴과 활성 이온 에칭 단계를 실행하여 프르프매스 외형 주위에 트렌치를 형성한다. 따라서 웨이퍼의 표면에 있는 산화물은 제거되고, 웨이퍼는 절단된다. 2개의 웨이퍼 절단물은 융해 결속으로 결속된다. 희생 에칭가 있는 동안, HF 안에 있는 산화물 보다 더 천천히 3개의 중요한 순서로 에칭하는 단일 결정 실리콘과 질화물은 에칭제로부터 산화된 측면벽부를 보호한다.
그러나 또 다른 실시예에 있어서, 공정은 도 33의 상기 언급된 개시 공정으로부터 계속된다. 도 43에 도시된 이러한 다른 실시예는 트렌치(700)를 에칭하여 도 33에 도시된 것과 유사한 SOI 웨이퍼 내에 있는 매입된 산화물(702)을 충족시키는 것을 포함한다. 도 43에 도시된 것처럼, 활성 이온 에칭 공정으로부터 산화물을 보호하는 질화물 패치는 없다. 다음으로, 매입된 산화물(702)의 일부분을 제거하기 위하여 산화물 에칭이 존재하며, 팽창된 벽(704)이나 언더커팅의 원인이 된다.
다음으로, 트렌치(700)는 측면 벽부 및 바닥을 덮기위하여 음영-마스크되고 활성적인 이온 스퍼터된 질화물을 실행한다. 상부 벽부(708)의 상위 주위에 생성된 선택적인 에피텍시를 방지하기 위하여 상부 벽부(708)의 일부분을 덮기위한 산화 단계가 존재하여야 한다. 그후에, 트렌치(700)의 하부에 있는 질화물은 제거되어야만 하고, 선택적인 에피텍시를 인가하기 위하여 하부 기판의 노출된 실리콘을 노출시킨다. 질화물을 제거하고 난후, 에피텍셜 실리콘은 거기에서 성장하여 결속을 간섭한다.
질화물을 에칭하고 난후, 트렌치(700)는 플러그 형성에 있는 에피텍셜 실리콘(710)의 성장으로 채워진다. 질화물은 음영 마스크되고 산화물은 비보호된 실리콘 영역위에 성장하기 때문에 보이드(714)에 에피텍셜 실리콘 성장은 존재하지 않는다. 최종 생산물은 도 42에 도시된 것과 유사하다.
고체 상태 매개를 조립하는 새로운 공정은 상기 묘사되어 있다. 이 기술 분양의 당업자는 계속되는 청구 범위로 정의되는 본 발명을 벗어나지 않고 본 발명의 기술을 다방면으로 이용할 수 있으며, 물리적인 구조 면적은 다양하게 변화시킬수 있는 것을 포함하며, 유사한 특성을 가진 장치 및 변형을 만들어내는 공정을 변형하는 것을 포함한다.
본 발명은 최소의 기계적인 조립공정을 이용하는 가속도계와 같은 고체 상태 기구를 형성하는 과정을 제공하며, 미소 균열이 발산할 수 있는 압점을 표출하지 않는 고체 상태의 가속도계를 형성한다. 또한 본 발명은 균일하고 신뢰할 수 있게 조립될 수 있는 디자인을 제공하며, 열 왜곡을 최소화하는 가속도계 디자인을 제공한다.

Claims (12)

  1. 다층 희생 에칭 실리콘 기판을 형성하는 방법에 있어서,
    다수의 매립된 산화물 층을 가진 실리콘 기판을 제공하는 단계와;
    매립된 산화물 층을 에칭하는 단계와;
    초점에서 소정의 거리로 회전 고정물 위에 상기 실리콘 기판을 장착하는 단계와;
    소정의 원심력을 얻기 위한 회전 속도로 상기 초점 둘레의 고정물을 회전시키는 단계를 포함하는 것을 특징으로 하는 다층 희생 에칭 실리콘 기판 형성 방법.
  2. 제 1 항에 있어서, 소정의 원심력의 범위가 1000g 내지 3000g 범위인 것을 특징으로 하는 다층 희생 에칭 실리콘 기판 형성 방법.
  3. 제 1 항에 있어서, 회전 속도의 범위가 5000 내지 7000 RPM 범위인 것을 특징으로 하는 다층 희생 에칭 실리콘 기판 형성 방법.
  4. 다층 희생 에칭 실리콘 기판 가속도계 세정 방법에 있어서,
    다층 희생 에칭 실리콘 기판으로 부터 형성되고, 캔틸레버 배열의 힌지 위에 있는 기판에 장착된 프르프매스를 포함하는 가속도계를 제공하는 단계와;
    희생 층을 에칭하기 위하여 에칭제를 도포하는 단계와;
    회전 중심 거리에 상부 개구 구획을 가지는 회전 판을 제공하는 단계와;
    흡착제를 가지는 구획을 일렬로 정렬시키는 단계와;
    프르프매스가 회전판의 회전 운동에 의해 한정되는 평면에 놓여 지도록 구획부에 실리콘 기판을 삽입하는 단계와;
    구획부를 덮는 단계와;
    에칭제가 기판의 외부로 흐르고, 흡착제에 흡수되도록 평판을 회전시키는 단계를 포함하는 것을 특징으로 하는 다층 희생 에칭 실리콘 기판 가속도계 세정 방법.
  5. 제 4 항에 있어서, 실리콘 기판을 삽입하는 단계는 프르프매스의 자유 단부가 회전판의 회전 중심으로 부터 방향을 전환하는 캔틸레버 프르프매스를 배열하는 단계를 추가로 포함하는 것을 특징으로 하는 다층 희생 에칭 실리콘 기판 가속도계 세정 방법.
  6. 제 4 항에 있어서, 평면을 회전시키는 단계는 실리콘 기판 가속도계가 1000g 내지 3000g을 지탱하도록 평판을 회전시키는 단계를 추가로 포함하는 것을 특징으로 하는 다층 희생 에칭 실리콘 기판 가속도계 세정 방법.
  7. 다층 희생 에칭 실리콘 기판 가속도계 세정 방법에 있어서,
    다층 희생 에칭 실리콘 기판으로 만들어진 가속도계를 제공하는 단계와;
    희생층을 제거하기 위하여 에칭제를 도포하는 단계와;
    회전 중심에서 반경만큼 떨어진 곳에 구획부를 가지는 회전 평판을 제공하는 단계와;
    흡착제를 포함하는 구획부를 일렬로 나열하는 단계와;
    가속도계를 상기 구획부에 설치하는 단계와;
    구획부를 밀봉하는 단계와;
    가속도계의 소정의 회전 가속도를 얻기 위하여 평판을 회전시키는 단계를 포함하는 것을 특징으로 하는 다층 희생 에칭 실리콘 기판 가속도계 세정 방법.
  8. 제 7 항에 있어서, 상기 반경의 길이는 30mm 내지 50mm를 포함하는 것을 특징으로 하는 다층 희생 에칭 실리콘 기판 가속도계 세정 방법.
  9. 제 7 항에 있어서, 상기 가속도계는 중심을 가지고 기판에 힌지되는 프르프매스를 추가로 포함하고, 중심이 반경과 동일 선상에 위치하도록 구획부 안에 위치하는 것을 특징으로 하는 다층 희생 에칭 실리콘 기판 가속도계 세정 방법.
  10. 제 7 항에 있어서, 에칭제는 HF를 포함하는 것을 특징으로 하는 다층 희생 에칭 실리콘 기판 가속도계 세정 방법.
  11. 제 7 항에 있어서, 상기 희생층은 산화제를 포함하는 것을 다층 희생 에칭 실리콘 기판 가속도계 세정 방법.
  12. 제 7 항에 있어서, 상기 가속도계는 상기 기판에 힌지되고, 회전 평판에 의해 한정되는 면에 포함된 평면 프르프매스를 추가로 포함하는 것을 특징으로 하는 다층 희생 에칭 실리콘 기판 가속도계 세정 방법.
KR1019970705147A 1995-11-29 1996-11-18 다층 희생 에칭 실리콘 기판 세정 방법 KR19980701751A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US56478995A 1995-11-29 1995-11-29
US8/564789 1995-11-29

Publications (1)

Publication Number Publication Date
KR19980701751A true KR19980701751A (ko) 1998-06-25

Family

ID=24255896

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970705147A KR19980701751A (ko) 1995-11-29 1996-11-18 다층 희생 에칭 실리콘 기판 세정 방법

Country Status (7)

Country Link
EP (1) EP0807317A4 (ko)
JP (1) JPH10505467A (ko)
KR (1) KR19980701751A (ko)
AU (1) AU1120697A (ko)
CA (1) CA2211397A1 (ko)
TW (1) TW345703B (ko)
WO (1) WO1997022140A2 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9819821D0 (en) * 1998-09-12 1998-11-04 Secr Defence Improvements relating to micro-machining

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3953265A (en) * 1975-04-28 1976-04-27 International Business Machines Corporation Meniscus-contained method of handling fluids in the manufacture of semiconductor wafers
US5279704A (en) * 1991-04-23 1994-01-18 Honda Giken Kogyo Kabushiki Kaisha Method of fabricating semiconductor device
GB2276976B (en) * 1993-04-07 1996-10-23 British Aerospace Method of manufacturing a motion sensor

Also Published As

Publication number Publication date
CA2211397A1 (en) 1997-06-19
AU1120697A (en) 1997-07-03
EP0807317A4 (en) 1998-12-30
WO1997022140A3 (en) 1997-08-14
WO1997022140A2 (en) 1997-06-19
TW345703B (en) 1998-11-21
EP0807317A2 (en) 1997-11-19
JPH10505467A (ja) 1998-05-26

Similar Documents

Publication Publication Date Title
US5840199A (en) Method for purging a multi-layer sacrificial etched silicon substrate
US5476819A (en) Substrate anchor for undercut silicon on insulator microstructures
US6428713B1 (en) MEMS sensor structure and microfabrication process therefor
US5503285A (en) Method for forming an electrostatically force balanced silicon accelerometer
EP0591554B1 (en) Acceleration sensor and its manufacture
JP2927963B2 (ja) 集積マイクロメカニカルセンサデバイス及びその製造方法
JP2002301695A (ja) 精密機械的な構造要素、及びその製造方法
JPH09503344A (ja) マイクロメカニカルデバイス及びその製造方法
JPH07198747A (ja) 結晶性材料からなる加速度センサおよびこの加速度センサの製造方法
JP3616659B2 (ja) マイクロメカニックセンサおよびその製造方法
US6500348B2 (en) Deep reactive ion etching process and microelectromechanical devices formed thereby
JP2003014778A (ja) 垂直変位測定及び駆動構造体とその製造方法
KR20010072390A (ko) 마이크로 미케니칼 센서 및 그 제조 방법
US6187607B1 (en) Manufacturing method for micromechanical component
JP3638290B2 (ja) 半導体力学センサ
JP2000155030A (ja) 角速度センサの製造方法
KR19980701751A (ko) 다층 희생 에칭 실리콘 기판 세정 방법
JPH10163505A (ja) 半導体慣性センサ及びその製造方法
US6790699B2 (en) Method for manufacturing a semiconductor device
JPH02218172A (ja) 半導体加速度センサの製造方法
FI121539B (fi) Menetelmä mikromekaanisten komponenttien valmistamiseksi sekä tällaisella menetelmällä valmistettu piimikromekaaninen rakenne ja sen käyttö
JP3725078B2 (ja) 半導体力学量センサの製造方法
JP3580285B2 (ja) 半導体力学量センサの製造方法
KR100748741B1 (ko) 교차 접합된 ｓｏｉ 웨이퍼를 이용한 실리콘 부양구조물의제조방법
JPH10242482A (ja) 半導体慣性センサの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee