JPH02218172A - 半導体加速度センサの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＳＯＩ　（Ｓｉ　ｌ　１ｃｏｎ　　Ｏｎ　　
！ｎｓｕ　＋　ａｔｏｒ）基板を用いた半導体加速度セ
ンサの製造方法に関する。

［従来の技術］ 特開昭６３−７６４８４号公報に開示されるＳＯＩ基板
型の半導体加速度センサの従来例を第２６図に示す。

この半導体加速度センサは、ＳＯＩ基板９０を用いて形
成されており、この３０１基板９０はシリコン基板１０
上に内部絶縁膜３０を介して配設されたシリコン膜２０
をもち、シリコン膜２０は多結晶シリコン膜２０を熱ア
ニールして再結晶化して形成され、シリコン膜２０の表
面には表面絶縁ＩＩ！８０が形成されている。

この半導体加速度センサは、ＳＯＩ基板９０の一部で構
成された支持領域４０ｃと、支持領域４０Ｃの一端から
伸び主としてシリコン膜２０からなる薄肉の起歪領域４
０ａと、起歪領域４０ａから支持領域４０Ｇと反対側に
伸びるＳＯＩ基板９０の一部で構成された荷重領域４０
ｂとからなる。

起歪領域４０ａ及び荷重領域４０ｂはカンチレバー部４
０を構成しており、起歪領域４０ａの表面には半導体歪
み素子５０が形成されている。

この半導体加速度センサにおいて、半導体歪み素子５０
はシリコン膜２０への拡散工程により形成され、起歪領
域４０ａはその隣接するシリコン基板１０の部分を異方
性エツチング工程により除去して形成されている。

この半導体加速度センサにおいて、加速度による力は荷
重領域４０ｂに作用し、荷重領域４０ｂの変位による起
歪領域４０ａの歪みを半導体歪み素子５０の抵抗値変化
により検出している。

［発明が解決しようとする課題］ 上記した従来の５ｏｉｌ板型の半導体加速度センサには
、二つの大きな利点があった。

すなわち、起歪領域４０ａ＠薄肉化するための異方性エ
ツチングを酸化シリコン膜３０により停止できるので、
ＳＯＩ基板以外の半導体基板を用いるものに比べて起歪
領域４０ａの膜厚を格段に高精度化することができる。

起歪ｗＡ賊４０ａの膜厚のばらつきは半導体歪み素子５
０の感度のばらつきの大きな原因であり、ＳＯＩ基板基
板中導体加速度センサは他の基板を用いた半導体加速度
センサよりも感度のばらつきを大幅に減らせる可能性が
ある。

また、起歪領域４０ａの両生表面が同程度の厚さの絶縁
膜３０．８０と接合するので、起歪領域４０ａと絶縁膜
３０との熱膨張率の差に基づいて起歪領域４０ａに作用
するストレス（熱歪力）は、起歪領域４０ａと絶縁膜８
０との熱膨張率の差に基づいて起歪領域４０ａに作用す
るストレス（熱歪力）と相殺し、その結果として、ＳＯ
Ｉ基板型の半導体加速度センサの感度のばらつきを片側
に厚い絶縁膜をもつ他の基板型のものに比較して大幅に
小さくできる。

しかしながら、半導体加速度センサの感度は半導体歪み
素子を内蔵する起歪領域４０ａの結晶性にも深く依存し
ており、上記した多結晶シリコン膜の熱アニールにより
再結晶化したシリコン膜を用いると、結晶構造や結晶方
位のばらつきによって感度のばらつきが大きくなってし
まうという不具合が生じてしまう。

本発明はこのような課題に鑑みなされたものであり、感
度のばらつきを低減した高精度の半導体加速度センサの
製造方法を提供することを目的としている。

［課題を解決するための手段］ 本発明の第１の半導体加速度センサの製造方法は、 第１及び第２半導体基板を中間に絶縁膜を挟んで接合し
てＳＯＩ基板を形成する５ＯＩＩ仮形成工程、第１半導
体基板を薄肉化した後、第１半導体基板に半導体歪み素
子を形成する素子形成工程、前記第１半導体基板の所定
領域を前記絶縁膜までエツチングし、次いで露出した前
記絶縁膜をエツチングして上部分離溝を開設する上部分
離溝形成工程、前記絶縁膜をエツチング停止線として前
記半導体歪み素子近傍の前記第２半導体基板をエツチン
グして、前記半導体歪み素子内蔵で薄肉の起歪領域を前
記第１半導体基板に形成する起歪領域形成工程、エツチ
ングにより前記上部分離溝に連通の下部分離溝を前記第
２半導体基板に開設して、前記起歪領域から延在する厚
肉の荷重領域とからなるカンチレバー部を前記起歪領域
の一端を除いて前記ＳＯＩ基板から分離するカンチレバ
ー分離工程からなることを特徴としている。

本発明の第２の半導体加速度センサの製造方法は、シリ
コン基板表面の所定領域に選択的に絶縁膜を形成し、前
記絶縁膜及び前記シリコン基板表面に前記シリコン基板
と同結晶構造の単結晶シリコン膜を形成するＳＯＩ基板
形成工程、前記絶縁膜上の前記単結晶シリコン膜に半導
体歪み素子を形成する半導体歪み素子形成工程、前記絶
縁膜をエツチング停止線として前記半導体歪み素子近傍
の前記シリコン基板をエツチングして、前記半導体歪み
素子内蔵で薄肉の起歪領域を前記シリコン膜に形成する
起歪領域形成工程、エツチングにより前記絶縁膜が無い
部位に前記ＳＯＩ基板を貫通する分離溝を開設して、前
記起歪領域と前記起歪領域から延在する厚肉の荷重領域
とからなるカンチレバー部を前記起歪領域の一端を除い
て前記８０１基板から分離するカンチレバー分離工程、
からなることを特徴としている。

本発明の第３の半導体加速度センサの製造方法は、第１
及び第２半導体基板を用意し、その少なくとも一方に所
定形状の絶縁膜を形成する絶縁膜形成工程、前記第１及
び第２半導体基板を中間に前記絶縁膜を挟んで接合して
ＳＯＩ基板を形成するＳＯＩ基板形成工程、第１半導体
基板を薄肉化した後、第１半導体基板に半導体歪み素子
を形成する素子形成工程、前記絶縁膜をエツチング停止
線として前記半導体歪み素子近傍の前記第２半導体基板
をエツチングして、前記半導体歪み素子内蔵で薄肉の起
歪領域を前記第１半導体基板に形成する起歪領域形成工
程、エツチングにより前記絶縁膜が無い部位に前記ＳＯ
Ｉ基板を貫通する分離溝を開設して、前記起歪領域と前
記起歪領域から延在する厚肉の荷重領域とからなるカン
チレバー部を前記起歪領域の一端を除いて前記５ｏｉｌ
板から分離するカンチレバー分離工程、からなることを
特徴としている。

［実施例］ 実施例１ 第１発明の半導体加速度センサ製造方法の一例を第１図
〜第７図により説明する。

（ＳｏＩ基板形成工程〉 面方位が（１００）又は（１１０）、比抵抗が３〜５Ω
・Ｃｍ、Ｎ−型で、両方の主表面に１μｍ厚の酸化シリ
コン膜３が熱酸化法等により形成されたシリコン基板２
ａと、面方位が（１００）であるＮ−型のシリコン基板
１とを用意し、シリコン基板１及び酸化シリコン膜３の
表面を清浄化し、酸化シリコン１３を挟むようにシリコ
ン基板１とシリコン基板２ａとを直接接合してＳＯＩ基
板１１を形成する（第１図参照）。

（素子形成工程） シリコン基板２ａの露出した主表面を研磨し、次いで、
ミラーポリッシュ仕上げして１〜５０μｍ厚のシリコン
膜２を形成する（第２図参照）。

その後、ホトリソ法及び熱拡散法またはイオン注入法を
用いてシリコン膜２の表面に高濃度のボロンを拡散して
半導体歪み素子５を形成する。次に、シリコン膜２の表
面に約０．５μｍ厚の酸化シリコン膜８ａを熱酸化法等
により形成し、半導体歪み素子５上方の酸化シリコンｌ
１１８ａをホトリソ法を用いて開孔する。次に、アルミ
膜を真空蒸着した後、ホトリソ法を用いてエツチングし
てアルミ電極線９を形成し、アルミ電極線９の一端を半
導体歪み素子５にコンタクトさせ、最後に、約０．５μ
ｍ厚の窒化シリコン膜または酸化シリコン膜８ｂを酸化
シリコン膜８ａの表面に、約１μｍ厚の窒化シリコン膜
または酸化シリコン膜８ｃをシリコン基板１の露出表面
に、ＣＶＤ法により形成する（第３図参照）。

（上部分離溝形成工程） 次に、ホトリソ法を用いて所定領域の酸化シリコン１Ｉ
Ｗ８ａ、窒化シリコン膜８ｂをプラズマエツチングしく
第４図参照）、次いで、酸化シリコン膜８ａ及び窒化シ
リコン膜８ｂをマスクとしてシリコン膜２及び酸化シリ
コン膜３をエツチングし、半導体歪み素子近傍部分（第
８図の４ａ部分）を残してほぼ口字形状の上部分離溝７
ａを形成する（第５図及び第８図参照）。

（起歪領域形成工程及びカンチレバー分離工程）次に、
窒化シリコン膜８Ｃをホトリソ法を用いて上部分離溝７
ａよりも幅広の口字形状にプラズマエツチングする（第
６図参照）。次に、ワックス（図示せず）などで保護が
必要な表面を保護した後、上記プラズマエツチングによ
り露出したシリコン基板１を異方性エツチングして上部
分離溝７８と連通する下部分離溝７ｂ及び凹部６を形成
する。なお、四部６は半導体歪み素子５の直下近傍に位
置しており、異方性エツチングを酸化シリコン膜３で停
止させて形成されている。この異方性エツチングはＫＯ
Ｈ水溶液で実施できる。又、モル比が１：３：８の割合
に調合された弗酸−硝酸−酢酸混合液により等方性エツ
チングを実施してもよい（第７図参照）。　このように
して製造された半導体加速度センサは、第７図に示すよ
うに、ＳＯＩ基板１１製の支持領域４ｃと、支持領域４
Ｃの一端から伸びＳＯＩ基板１１からシリコン基板１を
除去して形成された薄肉細幅の起歪領域４ａと、支持領
域４Ｃと反対側に位置する起歪領域４ａの他端から伸び
るＳＯＩ基板１１製の荷重領域４ｂとからなる。起歪領
域４ａ及び荷重領域４ｂはカンチレバー部４を構成して
いる。

この実施例の製造方法は、起歪領域４ａを薄肉化するた
めの異方性エツチングを酸化シリコン膜３により停止で
きるので、起歪領域４ａの厚さを格段に高精度化するこ
とができ、半導体加速度センサの感度のばらつきを大幅
に減らせる。

また、シリコン膜２製の起歪領域４ａの両生表面が同程
度の厚さの絶縁膜８ａ、８ｂ及び３に接合するので、起
歪領１＊４ａと酸化シリコン膜３との熱膨張率の差に基
づいて起歪領域４ａに作用するストレス（熱歪力）は、
起歪領域４ａと絶縁膜８ａ、８ｂとの熱膨張率の差に基
づいて起歪領域４ａに作用するストレス（熱歪力）と相
殺し、その結果として、半導体加速度センサの熱的な感
度ばらつきが他の基板を用いるものに比較して小さくで
きる。

更に、半導体歪み索子５が形成される起歪領域４ａの結
晶性は極めて良好であるので、起歪領域４ａにおける結
晶構造や結晶方位のばらつきによる感度のばらつきは問
題とならない。

実施例２ 第２発明の半導体加速度センサ製造方法の一例を第９図
〜第１２図により説明する。

（ＳｏＩ基板形成工程） 面方位が（１００）のＮ−型のシリコン基板１９の主表
面に１μｍ厚の窒化シリコン１１＄３９をＣＶＤ法等に
より形成し、次いで窒化シリコン膜３９をホトリソ法に
よりエツチングして所定形状とする。次に、シリコン基
板１９及び窒化シリコン膜３９上に多結晶シリコン膜を
ＣＶＤ法により堆積しレーザーアニールにより単結晶化
して、シリコン基板１９と同じ面方位をもち、比抵抗が
３〜５Ω・ｃｍ、Ｎ−型で膜厚が０．３〜１μｍ厚のシ
リコン膜２９を形成する（第９図参照）。

（素子形成工程） その後、ホトリソ法及び熱拡散法を用いてシリコン膜２
９の表面に半導体歪み素子５つを形成する。次に、シリ
コン膜２９の表面に約０．５μｍ厚の酸化シリコン膜８
ａを熱酸化法等により形成し、半導体歪み素子５の上方
の酸化シリコン膜８ａをホトリソ法を用いて開孔する。

次に、アルミ膜を真空蒸着し、ホトリソ法を用いてエツ
チングしてアルミ電極線９を形成し、アルミ電極線９を
半導体歪み素子５９にコンタクトし、最後に、パッシベ
ーション膜として約０．５μｍ厚のＰＳＧ膜８ｄを酸化
シリコン１ｉ８８表面に、約１μｍ厚の窒化シリコンｍ
ｓｃをシリコン基板１９の露出背面にＣＶＤ法により形
成する（第１０図参照）。

（起歪領域形成工程及びカンチレバー分離工程）次に、
窒化シリコン膜８Ｃをホトリソ法を用いて幅広の口字形
状にプラズマエツチングする（第１１図参照）。次に、
ワックス（図示せず）などで必要な表面を保護した後、
露出したシリコン基板１９を異方性エツチングして分離
溝７及び凹部６を形成する。なお、凹部６は半導体歪み
素子５の直下近傍に位置しており、異方性エツチングを
窒化シリコン膜３９で停止させて形成している。

続いて酸化シリコンエツチング液を用いて分離溝７の底
部の酸化シリコン膜８ａ及びＰＳＧ膜８ｄをエツチング
する。この時、凹部６に露出する窒化シリコン膜３９は
エツチングされない（第１２図参照）。

このようにして製造された半導体加速度センサは、第１
２図に示すように、ＳＯＩ基板１１ａ製の支持領域４Ｃ
と、支持領域４Ｃの一端から伸びＳＯＩ基板１１ａから
シリコン基板１９を除去して形成された薄肉の起歪領域
４ａと、起歪領域４ａから支持領域４Ｃと反対側に伸び
るＳＯＩ基板１１ａ製の荷重領域４ｂとからなる。起歪
領域４ａ及び荷重領域４ｂはカンチレバー部４を構成し
ている。

この実施例の製造方法では、起歪領域４ａを薄肉化する
ための異方性エツチングを酸化シリコン膜３９により停
止できるので、起歪領域４ａの厚さを格段に高精度化す
ることができ、半導体加速度センサの製造方法の感度の
ばらつきを大幅に減らせる。

また、シリコンＷ４２９製の起歪領域４ａの両生表面が
同程度の厚さの絶縁膜８ａ、８ｄ及び３９と接合するの
で、起歪領域４ａと酸化シリコン膜３９との熱膨張率の
差に基づいて起歪領域４ａに作用するストレス（熱歪力
）は、起歪領域４ａと絶縁１１ｉ８ａ、８ｄとの熱膨張
率の差に基づいて起歪領域４ａに作用するストレス（熱
歪力）と相殺し、その結果として、半導体加速度センサ
の感度のばらつきを小さくできる。

その他に、半導体歪み素子５が形成される起歪領域４ａ
の結晶性は極めて良好であるので、起歪領域４ａにおけ
る結晶構造や結晶方位のばらつきによる感度ばらつきは
問題とならない。

なお、本実施例において、荷重領域４ｂの内部に窒化シ
リコン膜３９と同工程で窒化シリコン膜を埋め込んでも
良い。

また、本実施例によれば製造工程を短縮することができ
る。

更に、単結晶のシリコン１Ｉ２９は多結晶シリコン膜の
レーザー（熱）アニールによる他に、シリコン基板１９
から窒化シリコン膜３９の上方へのシリコンエピタキシ
ャル層の拡延的な成長によっても形成し得る。

実施例３ 第３発明の半導体加速度センサ製造方法の一例を第１３
図〜第１６図により説明する。

（ＳｏＩ基板形成工程） 面方位が（１００）又は（１１０）、比抵抗が３〜５Ω
・ｃｍ、Ｎ−型のシリコン基板２ａと、面方位が（１０
０）であるＮ−型のシリコン基板１とを用意し、シリコ
ン基板２ａの主表面に１μｍ厚の酸化シリコン膜３を熱
酸化法等により形成し、酸化シリコンｌＩ３をホトリソ
法を用いてエツチングして開孔３１を形成する。次に、
シリコン基板１及び酸化シリコン膜３の表面を清浄化し
、酸化シリコン１１１３を挟むようにシリコン基板１と
シリコン基板２ａとを直接接合してＳＯＩ基板１１を形
成する（第１３図参照）。

（素子形成工程） シリコン基板２ａの露出した主表面を研磨し、次いで、
ミラーポリッシュ仕上げして約１〜５０μｍ厚のシリコ
ン膜２を形成する。〈第１４図参照） その後、ホトリソ法及び熱拡散法またはイオン注入法を
用いてシリコン膜２の表面に高濃度のボロンを拡散して
半導体歪み素子５を形成する。次に、シリコン膜２の表
面に約０．５μｍ厚の酸化シリコン膜８ａを熱酸化法等
により形成し、半導体歪み素子５上方の酸化シリコン膜
８ａをホトリソ法を用いて開孔する。次に、アルミ膜を
真空蒸着した後、ホトリソ法を用いてエツチングしてア
ルミ電極線９を形成し、アルミ電極線９を半導体歪み素
子５にコンタクトさせ、最後に、約０．５μｍ厚のＰＳ
Ｇ膜８ｄ＠酸化シリコン１ＩＩ８ａの表面に、約１μｍ
厚の窒化シリコン膜８Ｇをシリコン基板１の露出表面に
、ＣＶＤ法により形成する（第１５図参照）。

（起歪領域形成工程及びカンチレバー分離工程）次に、
窒化シリコン膜８Ｃをホトリソ法を用いて幅広の口字形
状にプラズマエツチングする。次に、ワックス（図示せ
ず）などで保護が必要な表面を保護した後、エツチング
により露出したシリコン基板１を異方性エツチングして
開孔３１と連通する下部分離溝７ｂを形成し、更に続い
てシリコン膜２を異方性エツチングし、その後、酸化シ
リコンエツチング液を用いて酸化シリコン膜８ａ及びＰ
ＳＧＩＩ！８ｄをエツチングし、両端開口の分離溝７を
貫設する。また、半導体歪み素子５近傍のシリコン基板
１を上記異方性エツチングにより除去して凹部６を形成
する。凹部６は半導体歪み素子近５の直下近傍に位置し
てあり、異方性エツチングを窒化シリコン膜３９で停止
させて形成している（第１６図参照）。

このようにして製造された半導体加速度センサは、第１
６図に示すように、ＳＯＩ基板１１製の支持領域４Ｃと
、支持頭ＩｊＸ４ｃの一端から伸びＳＯＩ基板１１から
シリコン基板１を除去して形成された薄肉の起歪領域４
ａと、起歪領域４ａから支持領域４Ｃと反対側に伸びる
ＳＯＩ基板１１製の荷重領域４ｂとからなる。起歪領域
４ａ及び荷重領域４ｂはカンチレバー部４を構成してい
る。

この実施例の製造方法では、起歪領域４ａを薄肉化する
ための異方性エツチングを窒化シリコン膜３９により停
止できるので、起歪領域４ａの厚さを格段に高精度化す
ることができ、半導体加速度センサの製造方法の感度の
ばらつきを大幅に減らせる。

また、起歪領域４ａの両生表面が同程度の厚さの絶縁１
１８ａ、８ｄ及び３９と接合するので、起歪領域４ａと
酸化シリコン膜３９との熱膨張率の差に基づいて起歪領
域４ａに作用するストレス（熱歪力）は、起歪領域４ａ
と絶縁膜８ａ、８ｂとの熱膨張率の差に基づいて起歪領
［４ａに作用するストレス（熱歪力）と相殺し、その結
果として、半導体加速度センサの感度のばらつきを小さ
くできる。

更に、半導体歪み索子５が形成される起歪領域４ａの結
晶性は極めて良好であるので、起歪領域４ａにおける結
晶構造や結晶方位のばらつきによる感度のばらつきは問
題とならない。

実施例４ 第１発明の製造方法の伯の実施例を第１７図〜第２３図
に基づいて説明する。但し、第１７図〜第２０図までは
第１実施例と同じであるので説明は省略する。その後、
第２１図に示すように、パッシベーション膜である窒化
シリコン膜８ｂ、層間絶縁膜である酸化シリコン膜８ａ
をマスクとしてシリコン膜２を異方性エツチングし、続
いてシリコン膜２をマスクとして酸化シリコン膜３をエ
ツチングする（第２１図参照）。

次に、窒化シリコン膜８Ｃを選択開口しく第２２図参照
）、必要面をワックス等で保護した後、シリコン基板１
をＫＯＨ水溶液にて異方性エツチングする（第２３図参
照） 本実施例によれば、シリコン基板１のみならずシリコン
層２も異方性エツチングしているので、第１実施例より
も寸法精度のより一層の改善が可能となる。

なお、酸化シリコン膜３と酸化シリコン膜８ａを同厚と
し、カンチレバー部４上の窒化シリコン膜８ｂを除去す
ればシリコン層２と酸化シリコン１１１８ａ、３との熱
膨張率の差に基づくストレスを完全に相殺することがで
きる（第２４図参照）。

また、カンチレバー部４上の窒化シリコンｌｌ１８ｂを
除去する代わりに、酸化シリコン３の露出側表面に窒化
シリコン膜８ｂと同厚の窒化シリコン模を設けてもよい
。このようにすると素子のパッシベーションがより良好
となる。

また、高エネルギイオン注入法やバイポーラトランジス
タの埋め込みコレクタと同じ製法等によりシリコン層２
の内部に、半導体歪み索子５を埋め込んでもよい。この
場合には起歪領域４ａの両表面の絶縁膜を除去でき、そ
れらによる温度起因出力ドリフトを一層できる。

更に、上記各実施例において、荷重領域４ｂを省略する
こともできる。

［発明の効果］ 以上説明したように本発明の半導体加速度センサの製造
方法は、起歪領域を薄肉化するためのエツチングを内部
の絶縁膜により停止できるので、ＳＯＩ基板以外の半導
体基板を用いるものに比べて起歪領域の膜厚を格段に高
精度化することができ、その結果として、半導体加速度
センサの感度のばらつきを大幅に減らせる可能性がある
。

また、起歪領域の両生表面が両方とも絶縁膜と接合して
いるので、起歪領域及びそれと接合する絶縁膜との熱膨
張率の差に基くストレス（熱歪力）はお互いに相殺して
減少し、温度変化による感度誤差が他の基板を用いるも
のに比較して大幅に小さくできる。

しかも、起歪領域の結晶性が良好であるので、結晶構造
や結晶方位のばらつきによる感度ばらつきは大幅に低減
することができる。

【図面の簡単な説明】

第１図、第２図、第３図、第４図、第５図、第６図、第
７図は、第１発明の半導体加速度センサの製造方法を説
明する断面図、第８図は製造された半導体加速度センサ
の背面側から見た平面図、第９図、第１０図、第１１図
、第１２図は第２発明の半導体加速度センサの製造方法
を説明する断面図、第１３図、第１４図、第１５図、第
１６図は第３発明の半導体加速度センサの製造方法を説
明する断面図である。第１７図、第１８図、第１９図、
第２０図、第２１図、第２２図、第２３図は第１発明の
他の実施例を示す断面図、第２４図及び第２５図は各発
明の変形態様を示す断面図である。第２６図は従来のＳ
ＯＩ基板型の半導体加速度センサの断面図である。 １・・・シリコン基板（第２半導体基板）２・・・シリ
コン膜（第１半導体基板）３・・・酸化シリコン膜（絶
縁膜） ４・・・カンチレバー部 ５・・・半導体歪み素子 ６・・・凹部 ７・・・分離溝 ３つ・・・窒化シリコンｌ１ｌ（絶縁膜）特許出願人　
　日本電装株式会社

Claims (3)

【特許請求の範囲】
1. （１）第１及び第２半導体基板を中間に絶縁膜を挟んで
   接合してＳＯＩ基板を形成するＳＯＩ基板形成工程、 第１半導体基板を薄肉化した後、第１半導体基板に半導
   体歪み素子を形成する素子形成工程、前記第１半導体基
   板の所定領域を前記絶縁膜までエッチングし、次いで露
   出した前記絶縁膜をエッチングして上部分離溝を開設す
   る上部分離溝形成工程、 前記絶縁膜をエッチング停止線として前記半導体歪み素
   子近傍の前記第２半導体基板をエッチングして、前記半
   導体歪み素子内蔵で薄肉の起歪領域を前記第１半導体基
   板に形成する起歪領域形成工程、 エッチングにより前記上部分離溝に連通の下部分離溝を
   前記第２半導体基板に開設して、前記起歪領域と前記起
   歪領域から延在する厚肉の荷重領域とからなるカンチレ
   バー部を前記起歪領域の一端を除いて前記ＳＯＩ基板か
   ら分離するカンチレバー分離工程、 からなることを特徴とする半導体加速度センサ製造方法
   。
2. （２）シリコン基板表面の所定領域に選択的に絶縁膜を
   形成し、前記絶縁膜及び前記シリコン基板表面に前記シ
   リコン基板と同結晶構造の単結晶シリコン膜を形成する
   ＳＯＩ基板形成工程、 前記絶縁膜上の前記単結晶シリコン膜に半導体歪み素子
   を形成する半導体歪み素子形成工程、前記絶縁膜をエッ
   チング停止線として前記半導体歪み素子近傍の前記シリ
   コン基板をエッチングして、前記半導体歪み素子内蔵で
   薄肉の起歪領域を前記シリコン膜に形成する起歪領域形
   成工程、エッチングにより前記絶縁膜が無い部位に前記
   ＳＯＩ基板を貫通する分離溝を開設して、前記起歪領域
   と前記起歪領域から延在する厚肉の荷重領域とからなる
   カンチレバー部を前記起歪領域の一端を除いて前記ＳＯ
   Ｉ基板から分離するカンチレバー分離工程、 からなることを特徴とする半導体加速度センサ製造方法
   。
3. （３）第１及び第２半導体基板を用意し、その少なくと
   も一方に所定形状の絶縁膜を形成する絶縁膜形成工程、 前記第１及び第２半導体基板を中間に前記絶縁膜を挟ん
   で接合してＳＯＩ基板を形成するＳＯＩ基板形成工程、 第１半導体基板を薄肉化した後、第１半導体基板に半導
   体歪み素子を形成する素子形成工程、前記絶縁膜をエッ
   チング停止線として前記半導体歪み素子近傍の前記第２
   半導体基板をエッチングして、前記半導体歪み素子内蔵
   で薄肉の起歪領域を前記第１半導体基板に形成する起歪
   領域形成工程、 エッチングにより前記絶縁膜が無い部位に前記ＳＯＩ基
   板を貫通する分離溝を開設して、前記起歪領域と前記起
   歪領域から延在する厚肉の荷重領域とからなるカンチレ
   バー部を前記起歪領域の一端を除いて前記ＳＯＩ基板か
   ら分離するカンチレバー分離工程、 からなることを特徴とする半導体加速度センサ製造方法
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