KR19980087086A - 직렬/병렬 변환 회로 - Google Patents

Abstract

본 발명에 따른 입력 클록에 동기하여 직렬로 입력되는 복수의 데이타를 동일 위상 및 병렬로 출력하는 직렬/병렬 변환 회로는 상기 입력 클록에 동기하여 상기 복수의 입력 데이타를 래치하는 적어도 2개의 입력 래치 플립플롭과, 상기 복수의 데이타가 상기 입력 래치 플립플롭에 의해 유지되는 타이밍에 동기적으로 복수의 래치 클록을 생성하는 펄스 생성 회로와, 상기 복수의 래치 클록에 응답하여 상기 입력 래치 플립플롭에 의해 유지된 상기 복수의 데이타를 그 순서대로 래치하는 복수의 홀딩 플립플롭과, 상기 복수의 데이타 세트가 상기 입력 래치 플립플롭에 의해 유지될 때에 동기하는 최종 래치 클록에 따라, 상기 홀딩 플립플롭에 의해 유지된 상기 복수의 데이타 세트 및 상기 입력 래치 플립플롭에 의해 유지된 상기 최종 데이타 세트를 병렬로 래치하는 복수의 출력 래치 플립플롭을 구비한다.

Description

직렬/병렬 변환 회로

본 발명은 저전력 소비로 고속 처리가 가능한 직렬/병렬 변환 회로에 관한 것이다.

직렬/병렬 변환 회로는 흔히 반도체 집적 회로에 이용된다. 이러한 직렬/병렬 변환 회로는 예를들어 시스템으로부터의 복수의 직렬 입력된 어드레스 신호가 이러한 직렬/병렬 변환 회로에 의해 내부에서 병렬로 출력되는 변환 회로이다. 이 변환 회로는 800Mbps 또는 1.6Gbps 등의 매우 높은 전송율을 갖는 시스템용으로 이용되며, 복수의 어드레스 신호가 매우 높은 전송율로 전송된다. 따라서, 직렬/병렬 변환 회로는 고속으로 입력되는 어드레스 신호를 단시간의 주기 동안 래치하여 이 어드레스 신호를 동일 위상으로 병렬로 출력할 수 있어야 한다.

도 35는 종래의 직렬/병렬 변환 회로를 도시하는 도면이다. 도 36은 도 35의 직렬/병렬 변환 회로에 대한 타이밍도이다. 이 종래예의 회로에서, 클록 신호 CLK가 클록 증폭기(C36)에 의해 증폭되어 내부 클록 S55가 생성된다. 내부 클록 S55은 주파수 분주기(C45)에 의해 분주되고, 최종의 래칭을 위한 클록 S64이 생성된다. 입력 데이타 DATA는 데이타 증폭기(C37)에 의해 증폭되고, 내부 클록 S55의 상승 구간 또는 하강 구간에서 대응하는 플립플롭 회로(C38)에 전송된다. 즉, 플립플롭 회로(C38,C39,C40,C41)는 내부 클록 S55의 상승 구간에서 입력 데이타 DATA를 래치하는 한편, 플립플롭(C42,C43,C44)은 내부 클록 S55의 하강 구간에서 입력 데이타 DATA를 래치한다.

도 36에 도시된 바와 같이, 데이타 DATA는 클록 CLK(내부 클록 S55)의 상승 구간에 동기하여 전송되고, 내부 클록 S55의 상승 구간 및 하강 구간에서 플립플롭에 의해 동기적으로 래치된다. 이 종래예의 회로에서, 데이타 Dn, Dn+1, Dn+2 및 Dn+3가 대응하는 플립플롭(C38,C39,C40,C41)에 의해 래치되는 시간 T1에서는 이들 데이타가 최종 래치 클록 S64의 상승 구간에서 플립플롭(C46,C47,C48,C49)에 의해 래치된다. 클록 CLK의 4배의 사이클에 동등한 주기 동안, 플립플롭(C46∼C49)은 데이타를 래치하고, 4개의 데이타 세트(S65∼S68)를 4개의 출력 단자(S65∼S68)에 병렬로 출력한다.

전술된 바와 같이, 종래의 직렬/병렬 변환 회로는 4개의 직렬 데이타 세트를 1/4 주파수 분주된 클록 S64의 상승 구간에 동기하여 4개의 병렬 데이타 세트로 변환한다.

상기의 직렬/병렬 변환 회로는 4-비트 직렬/병렬 변환을 위해 7개의 플립플롭 회로를 필요로 한다. 또한, 플립플롭(C38∼C44)이 4회의 데이타 래칭을 시행하고 플립플롭(C46∼C49)이 1회의 데이타 래칭을 시행하므로, 하나의 반전 처리를 위해 플립플롭에 의한 총 32회의 동작이 요구되고, 전류 소비가 증대된다. 이에 따라, 8-비트 직렬 데이타의 변환을 위해서는 요구되는 플립플롭 회로의 수 및 동작의 수가 증가될 것이고, 전류 소비 또한 증대될 것이다.

더욱이, 입력 클록의 주파수가 증가되는 경우, 입력 클록을 가지고 동기 래칭을 수행하는 플립플롭의 동작 속도는 그 속도에 대응하여야만 한다. 그러므로, 회로는 고속에서 더 높은 전류 소비로 동작하도록 설계되어야 한다. 따라서, 하나의 직렬/병렬 변환을 위해 다수의 플립플롭이 동작되는 경우, 전류 소비는 더더욱 증대될 것이다. 또한, 더 고속의 처리를 위해, 직렬/병렬 변환 회로는 입력 클록의 상승 구간 및 하강 구간에 동기된 데이타의 입력을 처리할 수 있어야 한다.

직렬 입력 데이타가 직렬 데이타의 헤드를 나타내는 플래그 신호에 동기하여 제공되므로, 트리거로서 플래그 신호를 사용하여 직렬 입력 데이타의 인출이 개시되어야만 하고, 특정 타이밍 신호에서 병렬 데이타 출력이 출력되어야만 한다. 그러나, 최종 직렬 데이타가 인출된 후에 병렬 데이타 출력을 위한 타이밍 신호를 생성하는 것이 용이하지 않다. 특히, 최종 직렬 데이타를 인출하기 위한 플립플롭 회로에 대한 동작 지연 시간을 고려하여 최단 타이밍에서 병렬 데이타 출력을 위한 타이밍 신호를 생성하는 것은 더욱 용이하지 않다.

또한, 외부에서 제공된 플래그 신호를 트리거로서 사용하여 직렬 데이타를 인출하기 위한 클록 신호를 생성하는 회로가 요구된다. 이 회로는 자신의 동작 지연 시간을 갖기 때문에, 고속 클록에 동기된 직렬 데이타의 입력이 그에 따라 영향을 받게 된다. 그러므로, 플래그 신호의 타이밍에 영향받지 않고 직렬 데이타를 인출할 수 있는 회로가 요구된다.

따라서, 본 발명의 일목적은 더 적은 수의 플립플롭을 필요로 하고 더 적은 수의 래치 동작을 이용하여 직렬/병렬 변환을 수행하는 회로를 제공하고자 함에 있다.

본 발명의 다른 목적은 더 빠른 입력 클록에 동기하여 직렬 데이타를 래치할 수 있고 소량의 전류만을 소비하는 직렬/병렬 변환 회로를 제공하고자 함에 있다.

본 발명의 또다른 목적은 직렬 데이타 인출 처리의 종료를 위한 타이밍과 직렬 데이타의 처리를 위한 타이밍간의 최적의 관계를 제공할 수 있는 직렬/병렬 변환 회로를 제공하고자 함에 있다.

본 발명의 또다른 목적은 직렬 데이타의 헤드를 나타내는 플래그 신호의 타이밍에 의해 영향받지 않고 직렬 데이타의 인출을 클록과 동기시킬 수 있는 직렬/병렬 변환 회로를 제공하고자 함에 있다.

도 1은 본 발명의 제1 실시예에 따른 직렬/병렬 변환 회로의 예시도.

도 2는 도 1의 직렬/병렬 변환 회로 내의 펄스 생성 회로(C3)의 예를 도시하는 회로도.

도 3은 도 1의 직렬/병렬 변환 회로의 동작을 나타내는 타이밍도.

도 4는 도 1의 직렬/병렬 변환 회로의 동작을 나타내는 타이밍도.

도 5는 본 발명의 제2 실시예에 따른 직렬/병렬 변환 회로의 예시도.

도 6은 도 5의 펄스 생성 회로(C13)를 도시하는 상세 회로도.

도 7은 도 5의 직렬/병렬 변환 회로의 동작을 나타내는 타이밍도.

도 8은 본 발명의 제3 실시예에 따른 직렬/병렬 변환 회로의 예시도.

도 9는 도 8의 펄스 생성 회로(C25)를 도시하는 회로도.

도 10은 도 8의 직렬/병렬 변환 회로의 동작을 나타내는 타이밍도.

도 11은 저속 래치 동작을 수행하기 위한 플립플롭을 예시하는 회로도.

도 12는 비교적 고속의 래치 동작을 수행하기 위한 플립플롭을 예시하는 회로도.

도 13은 더 고속의 래치 동작을 수행하기 위한 플립플롭을 예시하는 회로도.

도 14는 종래 기술에 따른 직렬/병렬 변환 회로의 예시도.

도 15는 도 14의 직렬/병렬 변환 회로에 의해 수행된 동작을 나타내는 타이밍도.

도 16은 본 발명의 제4 실시예에 따른 직렬/병렬 변환 회로의 예시도.

도 17은 도 16의 직렬/병렬 변환 회로에 대한 타이밍도.

도 18은 제4 실시예의 변형예에 대한 예시도.

도 19는 본 발명의 제4 실시예의 또다른 변형예에 대한 예시도.

도 20은 도 19의 변형예에 대한 타이밍도.

도 21은 본 발명의 제5 실시예에 따른 직렬/병렬 변환 회로의 예시도.

도 22는 도 21의 직렬/병렬 변환 회로에 대한 타이밍도.

도 23은 본 발명의 제6 실시예에 따른 직렬/병렬 변환 회로의 예시도.

도 24는 도 23의 직렬/병렬 변환 회로에 대한 타이밍도.

도 25는 본 발명의 제7 실시예에 따른 직렬/병렬 변환 회로의 예시도.

도 26은 도 25의 직렬/병렬 변환 회로에 대한 타이밍도.

도 27은 본 발명의 제8 실시예에 따른 직렬/병렬 변환 회로의 예시도.

도 28은 도 27의 직렬/병렬 변환 회로에 대한 타이밍도.

도 29는 도 27의 직렬/병렬 변환 회로에 대한 타이밍도.

도 30은 본 발명의 제9 실시예에 따른 직렬/병렬 변환 회로의 예시도.

도 31은 도 30의 직렬/병렬 변환 회로에 대한 타이밍도.

도 32는 도 30의 직렬/병렬 변환 회로에 대한 타이밍도.

도 33은 본 발명의 제6 실시예 내지 제9 실시예에 따른 펄스 생성 회로의 예시도.

도 34는 플래그 신호 FLAG를 래치하기 위한 후단의 플립플롭을 예시하는 회로도.

도 35는 종래의 일반적인 직렬/병렬 변환 회로의 예시도.

도 36은 도 35의 직렬/병렬 변환 회로의 동작을 나타내는 타이밍도.

도면의 주요 부분에 대한 부호의 설명

C3 : 펄스 생성 회로

C4∼C6 : 홀딩 플립플롭

C7∼C10 : 출력 래치 플립플롭

C14, C15 : 입력 래치 플립플롭

C16∼C18 : 홀딩 플립플롭

C19∼C21 : 출력 래치 플립플롭

전술한 목적을 달성하기 위해, 본 발명의 제1 특징에 따라, 입력 클록에 동기하여 직렬로 입력되는 복수의 데이타를 동일 위상 및 병렬로 출력하는 직렬/병렬 변환 회로는 각각 복수의 데이타의 입력 타이밍에 동기된 복수의 래치 클록을 생성하는 펄스 생성 회로와; 상기 복수의 래치 클록에 응답하여 복수의 데이타를 그 순서대로 래치하는 복수의 홀딩 플립플롭과; 상기 복수의 데이타의 최종 데이타의 입력에 동기된 최종 래치 클록에 응답하여 상기 홀딩 플립플롭에 의해 유지된 복수의 데이타와 최종 입력 데이타를 병렬로 래치하는 복수의 출력 래치 플립플롭을 구비한다.

본 발명에 의하면, 요구된 플립플롭의 수가 감소될 수 있으며, 각각의 플립플롭은 단일의 직렬/병렬 변환을 위해 한 번만 래칭을 수행할 필요가 있으며, 그에 따라 전류 소비량이 감소된다.

또한, 전술한 목적을 달성하기 위해, 본 발명의 제2 특징에 따라, 입력 클록에 동기하여 직렬로 입력되는 복수의 데이타를 동일 위상 및 병렬로 출력하는 직렬/병렬 변환 회로는 입력 클록에 동기하여 복수의 입력 데이타를 래치하는 적어도 2개의 입력 래치 플립플롭과; 복수의 데이타가 입력 래치 플립플롭에 의해 유지되는 타이밍에 동기된 복수의 래치 클록을 생성하는 펄스 생성 회로와; 상기 복수의 래치 클록에 응답하여 입력 래치 플립플롭에 의해 유지된 복수의 데이타를 그 순서대로 래치하는 복수의 홀딩 플립플롭과; 상기 입력 래치 플립플롭에 의한 복수의 데이타의 최종 데이타의 래칭에 동기된 최종 래치 클록에 응답하여, 상기 홀딩 플립플롭에 의해 유지된 복수의 데이타 및 상기 입력 래치 플립플롭에 의해 유지된 최종 데이타를 병렬로 래치하는 복수의 출력 래치 플립플롭을 구비한다.

상기 회로에서, 입력 래치 플립플롭이 제1 래칭 속도를 갖고 홀딩 플립플롭이 상기 제1 래칭 속도보다 낮은 제2 래칭 속도를 갖는 경우, 고속으로 전송된 직렬 데이타가 래치될 수 있으며, 전류 소비량이 감소될 수 있다. 상기 회로는 또한 소수의 플립플롭을 필요로 하고, 전류 소비량이 제1 발명에서와 같이 적다.

전술한 목적을 달성하기 위해, 본 발명의 제3 특징에 의하면, 플래그 신호의 타이밍에서부터 클록에 동기하여 공급되는 N비트(N은 복수)의 직렬 데이타를 병렬 데이타로 변환하는 직렬/병렬 변환 회로는 클록에 동기하여 제1 내지 N번째 타이밍 펄스를 연속적으로 생성하는 펄스 생성 회로와; 상기 제1 타이밍 펄스에 응답하여 상기 플래그 신호를 래치하고, 상기 N번째 타이밍 펄스에 응답하여 상기 플래그 신호에 대응하는 스트로브 신호를 출력하는 플래그 신호 래치 회로와; 상기 제1 내지 N-1번째 타이밍 펄스에 응답하여 제1 내지 N-1번째 직렬 데이타를 래치하는 제1 단 래치 회로와; 상기 N번째 타이밍 펄스에 응답하여 상기 제1 단 래치 회로에 의해 래치된 직렬 데이타와 N번째 직렬 데이타를 래치하는 제2 단 래치 회로와; 상기 스트로브 신호에 응답하여 상기 제2 단 래치 회로에 의해 래치된 N비트 직렬 데이타를 병렬로 출력하는 최종단 게이트 회로를 구비한다.

본 발명에 의하면, 스트로브 신호가 직렬/병렬 변환 회로에서의 직렬 데이타의 래칭에 대해 병렬로 출력되므로, 스트로브 신호가 최적의 타이밍에서 생성될 수 있다.

또한, 상기 목적을 당성하기 위해, 본 발명의 제4 특징에 의하면, 플래그 신호의 타이밍에서부터 클록에 동기하여 공급되는 N비트(N은 복수)의 직렬 데이타를 병렬 데이타로 변환하는 직렬/병렬 변환 회로는 클록에 동기하여 제1 내지 N번째 타이밍 펄스를 연속적으로 생성하는 펄스 생성 회로와; 상기 제1 타이밍 펄스에 응답하여 상기 플래그 신호를 래치하고, 상기 N번째 타이밍 펄스에 응답하여 상기 플래그 신호에 대응하는 스트로브 신호를 출력하는 플래그 신호 래치 회로와; 2M-1번째(M은 1≤M≤N/2 의 모든 정수) 타이밍 펄스에 응답하여 2M-1번째 직렬 데이타를 래치하는 제1 단 래치 회로와; 2M번째 타이밍 펄스에 응답하여, 상기 제1 단 래치 회로에 의해 래치된 2M-1번째 직렬 데이타와 2M번째 직렬 데이타를 래치하는 제2 단 래치 회로와; 상기 스트로브 신호에 응답하여 상기 제2 단 래치 회로에 의해 래치된 N비트의 직렬 데이타를 병렬로 출력하는 최종단 게이트 회로를 구비한다.

본 발명의 이 특징에 의하면, 스트로브 신호가 최적의 타이밍에서 생성될 수 있다.

또한, 상기 목적을 달성하기 위해, 본 발명의 제5 특징에 따라, 플래그 신호의 타이밍에서부터 클록에 동기하여 공급되는 N비트(N은 복수)의 직렬 데이타를 병렬 데이타로 변환하는 직렬/병렬 변환 회로는 클록에 동기하여 제1 내지 N번째 타이밍 펄스를 반복적으로 생성하는 펄스 생성 회로와; 2I-1번째(I는 1≤I≤N/2 의 모든 정수) 타이밍 펄스에 응답하여 상기 플래그 신호를 래치하고, 2I-2번째(또는 I=1인 경우는 N번째) 타이밍 펄스에 응답하여 상기 플래그 신호에 대응하는 제1 내지 N/2번째 스트로브 신호를 출력하는 플래그 신호 래치 회로와; 상기 제1 내지 N번째 타이밍 펄스에 응답하여 제1 내지 N번째 직렬 데이타를 래치하는 제1 단 래치 회로와; 2I-2번째 타이밍 펄스에 응답하여, 상기 제1 단 래치 회로에 의해 래치된 2I-1번째 내지 2I-3번째(I=1인 경우에는 N-1번째) 직렬 데이타를 각각 래치하는 N/2군의 제2 단 래치 회로와; 상기 제1 내지 상기 N/2번째 스트로브 신호에 응답하여, 상기 제2 단 래치 회로에 의해 래치된 N-1비트의 직렬 데이타와 상기 제1 단 래치 회로에 의해 래치된 N번째 직렬 데이타를 각각 병렬로 출력하는 N/2군의 최종단 게이트 회로를 구비한다.

제5 특징에 의하면, 클록의 상승 구간이 플래그 신호에 대응하는 경우, 어떠한 클록의 상승 구간에서 플래그 신호가 공급되어도 적합한 직렬 데이타가 래치 및 출력될 수 있다.

또한, 본 발명의 제6 특징에 따라, 플래그 신호의 타이밍에서부터 클록에 동기하여 공급되는 N비트(N은 복수)의 직렬 데이타를 병렬 데이타로 변환하는 직렬/병렬 변환 회로는 클록에 동기하여 직렬로 제1 내지 N번째 타이밍 펄스를 반복적으로 생성하는 펄스 생성 회로와; I번째(I는 1≤I≤N 의 모든 정수) 타이밍 펄스에 응답하여 상기 플래그 신호를 래치하고, I-1번째(또는 I=1인 경우에는 N번째) 타이밍 펄스에 응답하여 상기 플래그 신호에 대응하는 제1 내지 N번째 스트로브 신호를 출력하는 플래그 신호 래치 회로와; 상기 제1 내지 N번째 타이밍 펄스에 응답하여 제1 내지 N번째 직렬 데이타를 래치하는 제1 단 래치 회로와; I번째 타이밍 펄스에 응답하여, 상기 제1 단 래치 회로에 의해 래치된 I번째 내지 I-2번째(I=1인 경우에는 N-1번째이고, I=2인 경우에는 N번째) 직렬 데이타를 각각 래치하는 N군의 제2 단 래치 회로와; 상기 제1 내지 N번째 스트로브 신호에 응답하여, 상기 제2 단 래치 회로에 의해 래치된 N-1비트의 직렬 데이타와 상기 제1 단 래치 회로에 의해 래치된 N번째 직렬 데이타를 병렬로 출력하는 N군의 최종단 게이트 회로를 구비한다.

본 발명의 제6 특징에 의하면, 플래그 신호가 클록의 상승 구간 또는 하강 구간의 어느 구간에서 공급되어도, 이용가능한 직렬 데이타의 세트 모두가 래치될 수 있고, 적합한 직렬 데이타가 출력될 수 있다.

또한, 본 발명의 제7 특징에 따라, 플래그 신호의 타이밍에서부터 클록에 동기하여 공급되는 N비트(N은 복수)의 직렬 데이타를 병렬 데이타로 변환하는 직렬/병렬 변환 회로는 클록에 동기하여 직렬로 제1 내지 N번째 타이밍 펄스를 반복적으로 생성하는 펄스 생성 회로와; 2M-1번째(M은 1≤M≤N/2 의 모든 정수) 타이밍 펄스에 응답하여 상기 플래그 신호를 래치하고, 2M-2번째(또는 M=1인 경우에는 N번째) 타이밍 펄스에 응답하여 상기 플래그 신호에 대응하는 제1 내지 N/2번째 스트로브 신호를 출력하는 플래그 신호 래치 회로와; 상기 2M-1번째(M은 1≤M≤N/2 의 모든 정수) 타이밍 펄스에 응답하여 2M-1번째 직렬 데이타를 래치하는 제1 단 래치 회로와; 2M번째 타이밍 펄스에 응답하여, 상기 제1 단 래치 회로에 의해 래치된 상기 2M-1번째 직렬 데이타와 2M번째 직렬 데이타를 래치하는 제2 단 래치 회로와; 상기 제1 내지 N/2번째 스트로브 신호에 응답하여, 상기 제2 단 래치 회로에 의해 래치된 N비트의 직렬 데이타를 병렬로 출력하는 N/2군의 최종단 게이트 회로를 구비한다.

제7 특징에 의하면, 클록의 상승 구간이 플래그 신호에 대응하는 경우, 어느 클록의 상승 구간에서 플래그 신호가 공급되어도 적합한 직렬 데이타가 래치 및 출력될 수 있다.

상기 목적을 달성하기 위해, 본 발명의 제8 특징에 따라, 플래그 신호의 타이밍에서부터 클록에 동기하여 공급되는 N비트(N은 복수)의 직렬 데이타를 병렬 데이타로 변환하는 직렬/병렬 변환 회로는 클록에 동기하여 직렬로 제1 내지 N번째 타이밍 펄스를 반복적으로 생성하는 펄스 생성 회로와; M번째(M은 1≤M≤N 의 모든 정수) 타이밍 펄스에 응답하여 상기 플래그 신호를 래치하고, M-1번째(또는 M=1인 경우에는 N번째) 타이밍 펄스에 응답하여 상기 플래그 신호에 대응하는 제1 내지 N번째 스트로브 신호를 출력하는 플래그 신호 래치 회로와; 상기 M번째(M은 1≤M≤N 의 모든 정수) 타이밍 펄스에 응답하여 M번째 직렬 데이타를 각각 래치하는 제1 단 래치 회로와; M+1번째(M=N인 경우에는 제1) 타이밍 펄스에 응답하여, 상기 제1 단 래치 회로에 의해 래치된 상기 M번째 직렬 데이타를 래치하는 제2 단 래치 회로와; 상기 제1 내지 N번째 스트로브 신호에 응답하여, 상기 제1 단 래치 회로 및 제2 단 래치 회로에 의해 래치된 N비트의 직렬 데이타를 병렬로 출력하는 N군의 최종단 게이트 회로를 구비한다.

본 발명의 제8 특징에 의하면, 클록의 상승 구간 또는 하강 구간의 어느 구간에서 플래그 신호가 공급되어도, 모든 이용가능한 직렬 데이타의 세트가 래치될 수 있고, 적합한 직렬 데이타가 출력될 수 있다.

첨부 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다. 그러나, 이들 실시예는 본 발명의 기술적 사상을 제한하지는 않는다.

다음의 실시예에 대한 설명에서, 래치 회로로서는 플립플롭이 이용되고, 게이트 수단으로서는 플립플롭 또는 NAND 게이트가 이용된다.

도 1은 본 발명의 제1 실시예에 따른 직렬/병렬 변환 회로의 예시도이다. 본 실시예의 회로는 도 35에서의 종래 기술의 회로에 비해 더 적은 수의 플립플롭에 의해 구성된다. 증폭기(C1)에 의해 고속 입력 클록 CLK가 증폭되고, 내부 클록 S1이 생성된다. 직렬로 공급되는 데이타 DATA는 증폭기(C2)에 의해 증폭되고, 내부 데이타 S2가 생성된다. 내부 클록 S1이 공급되는 펄스 생성 회로(C3)에서는 플립플롭(C4∼C10)용의 래치 클록 S3∼S6이 생성된다.

도 2는 도 1의 직렬/병렬 변환 회로의 펄스 생성 회로(C3)를 예시하는 회로도이다. 펄스 생성 회로(C3)는 NAND 게이트(1101∼1104,1106∼1109) 및 인버터(1105)를 포함하는 제1 분주기(1110)와, NAND 게이트(1116∼1119,1121∼1124) 및 인버터(1120,1126∼1129)를 포함하는 제2 분주기(1125)를 구비한다. 분주기(1110)와 분주기(1125) 사이에 위치된 스위치(1111)는 도 2에 도시된 바와 같이 NAND 게이트(1112,1114,1115) 및 인버터(1113)에 의해 구성된다.

이하에서는 스위치(1111)의 동작을 설명한다. 신호 dvdex 가 하이 레벨인 경우, 클록 CLK은 NAND 게이트(1112,1115)를 통해 제2 분주기(1125)에 직접 입력된다. 인버터(1113)에서 NAND 게이트(1114)로의 입력이 로우 레벨이므로, NAND 게이트(1114)는 제1 분주기(1110)로부터 수신된 신호를 제2 분주기(1125)에 전송하지 않는다. 이 동작은 데이타 DATA가 클록 CLK의 상승 구간 및 하강 구간 모두에서 제공되는 경우에 발생된다. 반대로, 신호 dvdex 가 로우 레벨인 경우, 제1 분주기(1110)의 출력은 NAND 게이트(1114,1115)를 통해 제2 분주기(1125)에 전송된다. 이 동작은 데이타 DATA 가 클록 CLK의 상승 구간에서만 제공되는 경우에 발생된다.

도 3 및 도 4는 도 1의 직렬/병렬 변환 회로의 동작을 도시하는 타이밍도이다. 도 3에 도시된 예는 데이타 DATA가 입력 클록 CLK의 상승 구간에서 직렬로 전송되는 경우에 대한 것이다. 도 4에 도시된 예는 데이타 DATA가 입력 클록 CLK의 상승 구간 및 하강 구간 모두에서 직렬로 전송되는 경우에 대한 것이다. 도 3 및 도 4의 동작은 도 2의 스위치(1111)에 의해 전환된다.

먼저, 도 3을 참조하여 데이타 DATA가 입력 클록 CLK의 상승 구간에서 연속적으로 제공되는 경우에 수행된 동작에 대해 설명한다. 직렬 데이타의 길이는 예를 들어 4비트이다. 그러므로, 데이타 Dn, Dn+1, Dn+2 및 Dn+3는 입력 클록 CLK을 증폭하여 얻은 내부 클록 S1의 상승 구간에서 입력된다. 래치 클록 S3, S4 및 S5은 데이타 Dn, Dn+1 및 Dn+2가 입력되는 타이밍에 동기되고, 각각이 유효 기간에 거의 동등한 펄스 길이를 갖는다.

최종 데이타 Dn+3이 입력되는 타이밍에 동기되는 경우, 최종 래치 클록 S6이 전송되고, 데이타 Dn+3이 출력 래치 플립플롭(C7)에 의해 래치되는 한편, 홀딩 플립플롭(C4,C5,C6)에 의해 래치되는 데이타 Dn, Dn+1 및 Dn+2는 출력 래치 플립플롭(C8,C9,C10)에 의해 각각 래치된다. 그 결과, 데이타 Dn, Dn+1, Dn+2 및 Dn+3은 출력 래치 플립플롭(C8,C9,C10,C7)에 의해 병렬 및 동위상으로 출력된다. 도 2에 도시된 펄스 생성 회로(C3)에서, 제어 신호 dvdex는 로우 레벨로 설정되며, 2개의 분주기(1110,1125)가 함께 접속된다. 분주기(1110)에서, NAND 게이트(1103,1104)의 출력은 내부 클록 S1의 상승 구간에서 반전된 펄스로 변화되며, NAND 게이트(1108,1109)의 출력은 내부 클록 S1의 다음 상승 구간에서 반전된 펄스로 변화된다. 그러므로, NAND 게이트(1103,1104)의 출력은 내부 클록 S1을 2로 나눔으로써 획득된 클록이 된다.

내부 클록 S1은 분주기(1110)에 의해 2로 나누어지며, 이 나누어진 신호는 스위치(1111)의 노드(1,3)를 통해 분주기(1125)에 전송된다. 내부 클록 S1의 상승구간은 NAND 게이트(101∼104 및 116 또는 117)을 통해 출력 단자(3)에 전송되며, 래치 클록 S3은 시간 t1에서 내부 클록 S1의 상승 구간에 동기하여 생성되어 출력된다. 펄스 S3의 길이는 내부 클록 S1의 1사이클의 길이에 동일하게 되도록 분주기(1110)에 의해 조정된다. 유사하게, 래치 클록 S4은 시간 t2에서 내부 클록 S1의 연속적인 상승 구간에 동기하여 출력되고, 그 펄스 폭 또한 내부 클록 S1의 1사이클의 길이에 동일하게 된다.

래치 클록 S5은 시간 t3에서 내부 클록 S1의 상승 구간에 동기하여 상승한다. 각각의 이들의 펄스 폭은 내부 클록 S1의 1사이클의 길이에 동일하게 된다.

도 4는 입력 클록 CLK의 상승 구간 및 하강 구간에서 입력 데이타 DATA가 변화하는 때의 타이밍도이다. 도 2에 도시된 펄스 생성 회로(C3)에서, 스위치(1111)의 노드(2,3)는 제어 신호 dvdex를 하이 레벨로 설정함으로써 서로 접속된다. 내부 클록 S14은 다음 단에서 변화되지 않은 채로 분주기(1125)에 전송되며, 래치 클록 S16∼S19은 도 4에 도시된 바와 같이 시간 t1, t2, t3 및 t4에서 상승한다. 최종 데이타 Dn+3가 입력되는 시간 t4에서 래치 클록 S19에 응답하여, 최종 데이타 Dn+3는 출력 래치 플립플롭(C7)에 의해 래치되며, 데이타 Dn, Dn+1 및 Dn+2는 각각의 출력 래치 플립플롭(C8,C9,C10)에 의해 래치된다.

따라서, 제어 신호 dvdex를 사용함으로써, 도 1 및 도 2에 도시된 직렬/병렬 변환 회로는 직렬 데이타가 입력 클록 CLK의 상승 구간 또는 입력 클록 CLK의 상승 구간과 하강 구간에 동기하여 입력되어도 이들 직렬 데이타를 처리할 수 있다. 가장 중요한 것은 4-비트 직렬 데이타를 병렬 데이타로 변환하기 위해 불과 7개의 플립플롭이 이용되므로, 본 변환 회로는 도 14의 종래의 변환 회로보다 더 적은 수의 플립플롭 회로로 동작하도록 설계될 수 있다는 점이다. 또한, 각각의 플립플롭이 직렬/병렬 변환을 위해 오직 한 번만 래치 동작을 수행하므로, 전류 소비량이 감소된다.

도 5는 본 발명의 제2 실시예에 따른 직렬/병렬 변환 회로의 예시도이다. 본 실시예에서, 직렬/병렬 변환 회로는 비교적 고속의 래치 동작을 수행할 수 있는 입력 래치 플립플롭(C14,C15) 및 플립플롭(C14,C15)보다 저속의 래치 동작을 수행하는 플립플롭(C16∼C22)을 포함하는 9개의 플립플롭을 구비한다. 펄스 생성 회로(C13)는 증폭기(C11)에서 입력 클록 CLK을 증폭함으로써 생성된 내부 클록 S27에 동기하여 래치 클록 S31∼S34을 생성한다. 이들 래치 클록 S31∼S34은 입력 래치 플립플롭(C14,C15)이 4개의 데이타 세트를 래치하는 타이밍에 동기된다.

도 6은 도 5의 펄스 생성 회로(C13)를 예시하는 상세 회로도이고, 도 7은 도 5 및 도 6의 직렬/병렬 변환 회로의 동작을 나타내는 타이밍도이다. 본 실시예에서, 직렬 데이타는 4비트의 길이를 갖는다.

펄스 생성 회로(C13)는 내부 클럭의 주파수를 분주하기 위한 회로에 의해 구성된다. NAND 게이트(1116∼1119)는 제1 단에서 래치 회로를 구성하고, NAND 게이트(1121)는 후속 단에서 래치 회로를 구성한다. 이 회로가 도 2의 펄스 생성 회로(C3)의 제2 분주기와 동일한 구성을 가지므로, 동일 게이트를 표시하기 위해 동일 도면 부호가 사용되어 있다. 또한, 이 회로에서, NAND 게이트(1116,1117)의 출력은 내부 클록 C27의 상승 구간에 동기하여 반전된 펄스로 변화하고, NAND 게이트(1121,1122)는 내부 클록 S27의 하강 구간에 동기하여 반전된 펄스로 변화한다. 그러므로, 도 7에 도시되어 있는 바와 같이, 각각의 인버터(1126∼1129)를 통해 출력된 래치 클록 S31∼S34은 시간 t1∼t4와 동기적으로 상승하는 펄스 신호가 된다.

도 5에서의 동작을 설명한다. 본 예에서, 입력 클록 CLK은 예를 들어 5nsec의 펄스 폭을 가지며, 직렬 데이타 DATA가 입력 클록 CLK의 상승 구간 및 하강 구간에 동기적으로 변화한다. 그러므로, 고속의 입력 래치 플립플롭(C14)은 내부 클록 S27의 상승 구간(시간 t1 과 t3)에서 데이타 Dn 및 Dn+2를 래치하며, 고속의 입력 래치 플립플롭(C15)은 내부 클록 S27의 하강 구간(시간 t2 및 t4)에서 데이타 Dn+1 및 Dn+3을 래치한다. 그러므로, 플립플롭(C15)은 내부 클록 S27의 반전된 논리에 응답하여 래치 동작을 수행한다. 원형의 반전 기호가 도 5의 플립플롭(C15)의 내부 클록 S27의 입력 단자에 위치되어 있지만, 실제로는 래치 클록 S27은 인버터(도시 생략)를 통해 플리플롭(C15)의 입력 단자에 전송된다.

입력 래치 플립플롭(C14,C15)은 이들이 내부 클록 S27의 펄스 폭과 동등한 주기에서 데이타를 래치할 수 있도록 설계된다. 내부 클록 S27의 펄스 폭이 매우 짧은 경우, 이들의 래치 동작은 고속으로 수행되어야만 한다. 이러한 고속 플립플롭의 구조는 차후에 설명될 것이다.

내부 클록 S27을 수신하는 펄스 생성 회로(C13)는 내부 클록 S27의 상승 구간 및 하강 구간에 대한 타이밍 t1∼t4에 동기되는 래치 클록 S31, S32, S33 및 S34을 생성한다. 도 6의 펄스 생성 회로(C13)에서, 먼저, NAND 게이트(1117)의 출력은 래치 클록 S31을 하이 레벨로 설정하도록 내부 클록 S27의 상승에 따라 로우 레벨로 진행한다. NAND 게이트(1117)의 로우 레벨의 출력은 NAND 게이트(1118,1119)에 의해 구성된 래치 회로에 의해 래치된다. 그리고나서, 내부 클록 S27의 하강에 따라, NAND 게이트(1122)의 출력은 로우 레벨로 진행하고, 래치 클록 S32은 하이 레벨로 진행한다. 유사하게, 내부 클록 S27의 다음 상승에 따라, 래치 클록 S33은 하이 레벨로 진행하고, 내부 클록의 다음 상승에 따라 래치 클록 S34는 하이 레벨로 진행한다.

하이 레벨의 래치 클록 S31에 응답하여, 홀딩 플립플롭(C16)은 입력 래치 플립플롭(C14)에 유지된 데이타 Dn을 래치하며, 하이 레벨의 래치 클록 S32에 응답하여 홀딩 플립플롭(C18)은 입력 래치 플립플롭(C15)에 유지된 데이타 Dn+1를 래치하며, 하이 레벨의 래치 클록 S33에 응답하여 홀딩 플립플롭(C17)은 입력 래치 플립플롭(C14)에 유지된 데이타 Dn+2를 래치한다. 시간 t4에서, 하이 레벨의 래치 클록 S34에 응답하여, 출력 래치 플립플롭(C19)은 입력 래치 플립플롭(C15)에 유지된 데이타 Dn+3를 래치하고, 출력 래치 플립플롭(C20,C21,C22)은 홀딩 플립플롭(C16,C17,C18)에 유지된 데이타 Dn, Dn+1 및 Dn+2를 래치한다.

상기의 설명으로 부터 명백한 바와 같이, 입력 래치 플립플롭(C14,C15)이 내부 클록 S27의 한 사이클의 주기 동안 데이타를 유지하므로, 홀딩 플립플롭(C16,C17,C18,C19)은 고속의 래치 동작을 수행할 필요가 없다. 따라서, 펄스 생성 회로(C13)는 도 7에 파선으로 도시되어 있는 바와 같이 래치 클록 S31∼S34에 대해 긴 펄스 폭을 설정하도록 변화될 수 있다. 이러한 변경은 예를 들어 도 6의 인버터(1126∼1129)를 NAND 게이트(1300), 저항 R과 캐패시터 C를 갖는 지연 회로, 및 이 지연 회로 R.C의 전단과 후단에 설치되는 인버터(1301,1302)를 포함하는 회로로 변경시킴으로써 가능하게 된다. 홀딩 플립플롭(C16∼C19)의 래치 동작이 저속으로 수행될 수 있는 경우, 이 동작에 필요한 전류량이 감소될 수 있다. 이와 유사하게, 출력 래치 플립플롭(C20,C21,C22)의 래치 동작은 저속으로 수행될 수 있다.

전술된 바와 같이, 도 5에 도시된 직렬/병렬 변환 회로는 9개의 플립플롭을 이용하고 있지만, 고속 래치 동작은 오직 입력 래치 플립플롭(C14,C15)만을 필요로 하고, 나머지 플립플롭은 비교적 저속의 동작을 수행하는데만 필요하다. 따라서, 총 전류 소비량은 도 1의 제1 실시예에서 보다 적다.

도 8은 제3 실시예를 예시하는 회로도이다. 도 9는 제3 실시예에 사용된 펄스 생성 회로를 예시하는 회로도이고, 도 10은 제3 실시예의 직렬/병렬 변환 회로의 동작을 나타내는 타이밍도이다. 본 제3 실시예에서의 직렬/병렬 변환 회로는 기본적으로 도 5의 직렬/병렬 변환 회로와 동일한 구조를 갖는다. 직렬/병렬 변환 회로는 고속의 처리 속도를 갖는 입력 래치 플립플롭(C27,C28)과 비교적 저속의 처리 속도를 갖는 홀딩 플립플롭(C29,C30,C31) 및 출력 래치 플립플롭(C32∼C35)을 포함한다. 입력 래치 플립플롭(C27,C28)은 직렬로 수신된 데이타 Dn, Dn+1, Dn+2 및 Dn+3을 래치한다. 홀딩 플립플롭(C29,C30,C31)은 펄스 생성 회로(C25)에 의해 생성되는 래치 클록 S46 및 S47의 상승 및 하강에 응답하여 대응하는 데이타를 래치한다. 또한, 출력 래치 플립플롭(C32,C33,C34,C35)은 래치 클록 S47의 상승에 응답하여 데이타 Dn+3, Dn, Dn+1 및 Dn+2를 래치한다.

도 5에 도시된 회로와 도 8에 도시된 회로의 차이점은 펄스 생성 회로(C25)가 내부 클록 S42의 주파수보다 낮은 주파수, 즉 더 긴 사이클을 갖는 래치 클록을 생성한다는 점이다. 플립플롭(C30,C32∼C35)은 대응하는 로우 레벨(클록의 하강 구간)의 래치 클록 C46 및 C47에 응답하여 래치 동작을 수행한다. 래치 클록 C46 및 C47의 펄스 폭은 내부 클록 S42의 펄스 폭보다 더 길며, 플립플롭(C29∼C35)의 래치 동작은 비교적 저속으로 수행될 수 있다. 플립플롭(C30,C32∼C35)이 로우 레벨의 래치 클록에서 래치 동작을 수행하므로, 원형의 반전 기호는 래치 클록의 위상이 반전된다는 것을 나타내기 위해 이들 플립플롭의 입력 단자에 위치된다. 그러나, 실제로는 인버터가 삽입된다.

도 9의 펄스 생성 회로(C25)는 도 6의 회로에서와 동일한 배열을 가지며, 대응하는 구성요소에 대해 동일 도면부호가 사용된다. 도 6의 회로와의 차이점은 NAND 게이트(1119,1124)의 출력이 각각의 래치 클록 S46 및 S47으로 이용되고 펄스 폭이 더 길다는 점이다.

도 8의 직렬/병렬 변환 회로는 종래 기술에 이용되는 것보다 더 적은 수인 9개의 플립플롭을 이용한다. 입력 래치 플립플롭(C27,C28)의 하나는 고속 래치 동작을 수행하기 위해 다량의 전류를 필요로 하지만, 다른 하나의 플립플롭은 저속으로 래치 동작을 수행할 수 있으며, 따라서 전류 소비량이 감소될 수 있다.

도 11은 저속 래치 동작을 수행하는 플립플롭을 예시하는 회로도이다. 이 플립플롭에서, NAND 게이트(1203,1204)는 래치 회로를 구성하고, NAND 게이트(1201,1202)는 클록 CLK의 수신시에 입력 IN에 대한 게이팅을 수행한다. 예를 들어, 입력 IN이 로우 레벨에 있는 동안 클록 CLK이 하이 레벨로 진행하는 경우, NAND 게이트(1201)의 입력은 하이 레벨로 진행하고, 출력은 로우 레벨로 진행한다. 또한, NAND 게이트(1202)의 입력들이 하이 레벨과 로우 레벨로 진행하고, 출력이 하이 레벨로 진행한다. NAND 게이트(1201)의 로우 레벨의 출력에 응답하여, NAND 게이트(1203)의 출력이 하이 레벨로 진행하고, NAND 게이트(1204)의 입력이 하이 레벨로 진행하며, 출력은 로우 레벨로 진행한다. 그리고나서 래치 동작이 완료된다. 그러므로, 래치 동작을 위해서는, 게이트(1205) 및 NAND 게이트(1201,1202 및 1203,1204)에서의 처리가 완료되어야만 하며, 이로써 래치 동작을 위해 비교적 긴 주기의 시간이 요구된다. 이 동작을 위해서는 다량의 전류가 소비되지 않는다.

도 12는 비교적 고속의 래치 동작을 수행하는 플립플롭을 예시하는 회로도이다. 게이트에 원형의 반전 기호가 위치되어 있는 트랜지스터는 P형이다. 플립플롭에서, 전단에는 CMOS 차동 증폭기 및 래치 회로가 제공되며, 래치 출력은 후단의 NAND 게이트(1203,1204)에 의해 구성된 래치 회로에 의해 유지된다.

전단의 차동 증폭기 및 래치 회로에서, N형 트랜지스터(N5)는 하이 레벨의 클록 CLK에 의해 전도상태가 되며, N형 트랜지스터(N2,N4)에 의해 구성된 차동 증폭기는 입력 IN에 따라 트랜지스터(N2 또는 N4)의 하나를 전도상태로 하도록 활성화된다. 그러므로, 전도성 트랜지스터에 따른 전류가 전단에서의 래치 회로의 트랜지스터(P2와 N1, 또는 P3와 N3)에 공급된다. 그 결과, 노드(n1 또는 n2)는 로우 레벨로 진행하며, 이에 응답하여 P형 트랜지스터(P3 또는 P2)가 전도상태가 되어 대향 노드(n1 또는 n2)를 하이 레벨로 상승시킨다. 래치 출력(n1,n2)은 후단에서의 NAND 게이트(1203,1204)에 의해 구성된 래치 회로에 의해 유지된다. 클록 CLK이 로우 레벨로 진행하는 경우, 트랜지스터(P1,P4)는 전도상태로 되며, 노드(n1,n2)는 하이 레벨로 상승되어 리셋된다. 이 상태에서, 전단에서는 전류가 소비되지 않는다. NAND 게이트(1203,1204)에 의해 구성된 래치 회로는 데이타를 유지한다.

도 12의 회로에서, 비교적 큰 전류가 고속 래치 동작을 수행하도록 트랜지스터(N5)에서 전단의 래치 회로 및 차동 증폭기로 공급될 수 있다. 소비된 전류량이 도 11의 플립플롭에 비해 크긴 하지만, 고속 래치 동작이 수행될 수 있다.

도 13은 더 고속의 래치 동작을 수행하는 플립플롭을 예시하는 회로도이다. 이 플립플롭에서, 도 12의 전단의 차동 증폭기 및 래치 회로외에도, 후단의 래치 회로는 클록 CLK가 로우 레벨에 있고 노드(n1,n2) 모두가 하이 레벨에 있을 때 리셋시에 고임피던스 상태로 설정되는 CMOS 인버터(P10,N10 및 P11,N11)와, 데이타를 유지하기 위한 래치 동작을 위해 상기 CMOS 인버터에 의해 구동되는 인버터(1208,1209)를 포함한다. 노드(n1,n2)의 반전된 신호는 인버터(1206,1207)를 통해 N형 트랜지스터(N6,N7)에 귀환된다.

노드(n1,n2)가 하이 레벨에 있는 리셋 상태에서 클록 CLK가 하이 레벨로 진행할 때, 트랜지스터(N5)는 전도상태가 되며, 입력 IN에서의 데이타에 따라 트랜지스터(N2,N4)중의 하나가 전도상태로 되어 노드(n1 또는 n2)가 로우 레벨로 강하한다. 입력 IN이 하이 레벨에 있는 경우, 트랜지스터(N2)는 전도상태로 되고, 노드(n1)는 강하된다. 노드(n1)를 로우 레벨로 강하시킴으로써, 트랜지스터(P10)는 전도상태로 되고, 출력 OUTPUT은 하이 레벨로 진행한다. 상기의 귀환 기능은 전단에서의 래치 회로의 래치 동작을 지원하기 위한 기능을 포함한다. 출력 OUTPUT이 하이 레벨로 진행할 때, 래치 회로를 구성하는 인버터(1208,1209)는 그 상태를 유지한다. 후단에서의 래치 회로가 도 12에 도시된 바와 같은 2개의 NAND 게이트의 교차 접속이 아니므로, 그 래치 동작은 고속으로 수행된다.

일반적으로, NAND 게이트(1204,1204)가 도 12에 도시된 바와 같이 서로 교차접속되어 있는 래치 회로에서, 예를들어 노드(n1,n2)가 하이 레벨에 있는 상태가 노드(n1)가 로우 레벨에 있는 상태로 변화되는 경우, 그 NAND 게이트(1203)의 출력은 하이 레벨로 변화된다. NAND 게이트(1204)의 입력은 하이 레벨로 변화되고, 출력은 하이 레벨로 변화된다. 그결과, NAND 게이트(1203)의 로우 레벨의 출력이 로우 레벨의 노드(n1)에 관계없이 하이 레벨로 변화된다. 그 후에 래치 동작이 종료된다. 즉, 래치 동작이 2개의 게이트단의 동작을 위한 주기 후에 완료되므로, 그 동작은 비교적 저속으로 수행된다.

도 13에 도시된 인버터(208,209)에 의해 구성된 회로에서, 노드(n1,n2)가 하이 레벨에 있는 상태가 노드(n1)가 로우 레벨에 있는 상태로 변화될 때, 출력 OUT은 트랜지스터(P10)에 의해 하이 레벨로 진행하고, 인버터(1208)의 출력(노드 n4)은 로우 레벨로 진행한다. 그 후에 래치 동작이 종료된다. 노드(n1)가 로우 레벨로 변화됨으로써 노드(n3)는 인버터(1206)에 의해 하이 레벨로 변경되고, 노드(n4)는 트랜지스터(n11)를 통해 로우 레벨로 변경된다. 그러므로, 인버터에 의해 2개의 게이트단에서의 동작이 완료되고, 도 12에서의 동작보다 더 고속으로 동작이 수행될 수 있다.

도 12 및 도 13의 고속 플립플롭은 도 5 및 도 9의 직렬/병렬 변환 회로를 위한 입력 래치 플립플롭으로 채택되고, 비교적 저속으로 처리를 수행하는 경우에도 소량의 전류를 필요로 하는 도 11의 플립플롭은 다른 플립플롭으로 채택된다.

전술된 바와 같이, 본 발명에 따라, 직렬/병렬 변환 회로는 소수의 플립플롭에 의해 구성될 수 있으며, 그에 따라 전류 소비량이 감소될 수 있다.

또한, 본 발명에 따라, 입력 래치 플립플롭은 다량의 전류를 소비하고 고속의 래치 동작을 수행할 수 있도록 설계되는 반면, 병렬 출력을 가능하게 하기 위해 이전에 래치된 데이타를 래치하기 위한 플립플롭은 비교적 저속으로 처리를 수행하고 소량의 전류를 소비하도록 설계된다. 그 결과, 총 전류 소비량은 감소될 수 있으며, 고속으로 직렬 입력된 데이타가 고속으로 래치될 수 있다.

도 14는 도 1에 도시된 직렬/병렬 변환 회로와 유사한 직렬/병렬 변환 회로를 예시하는 도면이다. 직렬/병렬 변환 회로는 직렬 데이타의 길이와 같은 정도로 4비트용의 일례의 변환 회로이다. 직렬 데이타의 공급은 클록의 상승 구간에서 개시되며, 직렬 데이타는 클록의 상승 구간 및 하강 구간 모두에서 순차적으로 공급된다. 예를 들어 클록 CLK, 명령 신호 CMD 및 플래그 신호 FLAG는 외부에서 공급된다.

도 14의 직렬/병렬 변환 회로는 클록 CLK를 수신하고 타이밍 펄스 F1∼F4를 생성하는 펄스 생성 회로(10)와; 타이밍 펄스 F1, F2 및 F3에 응답하여 외부에서 공급된 직렬 명령 신호 CMD를 인출하는 플립플롭(11∼13)과; 타이밍 펄스 F4에 응답하여 제4 명령 신호 CMD를 인출하는 플립플롭(17)과; 타이밍 펄스 F4에 응답하여 플립플롭(11∼13)에 의해 래치된 데이타를 인출하는 플립플롭(14∼16)을 구비한다. 플립플롭(11∼13 및 14∼17)의 이중 구조(double structure)로 소수의 플립플롭에 의해 직렬/병렬 변환 회로를 구성할 수 있다. 또한, 플립플롭(11∼13)으로 고속 동작 회로가 이용되므로, 고속 클록에 동기하여 제공된 직렬 데이타를 처리할 수 있다.

직렬 데이타는 최종 타이밍 펄스 F4에서 플립플롭(14∼17)에 의해 인출되고, 데이타 스트로브 신호 DS에 응답하여 내부 회로에 대한 입력 게이트(20)에 공급된다. 게이트(20)에 대한 동작 타이밍은 직렬 데이타의 헤드를 지정하는 플래그 신호 FLAG로부터 소정 타이밍에서 생성된 데이타 스트로브 신호에 의해 제어된다.

도 11는 도 14의 직렬/병렬 변환 회로의 동작을 나타내는 타이밍도이고, 도 4와 유사한 타이밍도이다. 명령 신호 CMD는 클록 CLK의 상승 구간 및 하강 구간에 동기하여 공급된다. 4비트의 직렬 데이타 Dn∼Dn+3의 헤드 데이타 Dn은 직렬 데이타에 대한 명령 신호의 헤드를 지정하는 플래그 신호 FLAG에 동기하여 공급된다. 그리고나서, 나머지 직렬 데이타 Dn+1∼Dn+3는 클록 CLK의 양 구간에 동기하여 전송된다.

제1 직렬 데이타 Dn는 플래그 신호 FLAG가 공급될 때 클록 CLK의 상승 구간에서 생성되는 타이밍 펄스 F1에 응답하여 플립플롭(11)에 의해 래치된다. 연속적으로 생성된 타이밍 펄스 F2 및 F3에 응답하여, 직렬 데이타 Dn+1 및 Dn+2는 각각 플립플롭(12,13)에 의해 래치된다. 최종 직렬 데이타 Dn+3는 최종 타이밍 펄스 F4에 응답하여 플립플롭(17)에 의해 래치되며, 이와 동시에 데이타 Dn, Dn+1 및 Dn+2는 플립플롭(14)에 의해 래치된다. 그 결과, 플립플롭(14∼17)의 출력(D1∼D4)은 도 15에 도시되어 있는 바와 같이 병렬 데이타 Dn∼Dn+3가 된다.

그러므로, 소정 타이밍에서 플래그 신호 FLAG로부터 생성되는 스트로브 신호 DS의 타이밍에서, 래치된 신호 D1∼D4가 게이트 회로(20)에 의해 병렬로 출력된다.

전술된 바와 같이, 데이타 스트로브 신호 DS가 직렬/병렬 변환 회로에 독립적으로 생성되므로, 위상을 직렬/병렬 변환 회로의 제2 단 플립플롭(14∼17)에 의해 직렬 데이타가 래치되는 타이밍에 정합시키기가 용이하지 않다. 그러므로, 데이타 스트로브 신호 DS가 특정 마진으로 지연된 시간에 생성되므로, 고속 동작에 장애가 된다.

도 16은 본 발명의 제4 실시예에 따른 직렬/병렬 변환 회로를 예시하는 도면이고, 도 17은 그 타이밍도이다. 대응하는 구성요소에 대해서는 도 14에 사용된 것과 동일한 도면 부호가 사용된다. 또한, 제4 실시예에서, 4비트의 명령 신호가 클록 CLK의 상승 구간 및 하강 구간에 동기하여 공급된다. 제1 직렬 데이타는 플래그 신호 FLAG의 상승 구간에 동기하여 공급된다.

도 16의 직렬/병렬 변환 회로에서, 플립플롭(11∼17)은 도 14의 회로의 플립플롭과 동일한 구조를 가지며, 타이밍 펄스 F1∼F4에 응답하여 신호를 래치하는 동작 또한 동일 방식으로 수행된다. 최초에, 제1 직렬 데이타 Dn은 플래그 신호 FLAG의 상승 구간에 대응하고 클록 CLK의 상승 구간에서 생성되는 타이밍 펄스 F1에 응답하여 제1 단에서 플립플롭(11)에 의해 래치된다. 그후, 출력 신호 SS1가 제1 직렬 데이타 Dn이 되고, 타이밍 펄스 F1에 응답하여 플래그 신호 FLAG가 제1 단에서의 플립플롭(18)에 의해 래치된다.

동일하게, 제2 직렬 데이타 Dn+1는 클록 CLK의 하강 구간에서 생성되는 타이밍 펄스 F2에 응답하여 제1 단에서의 플립플롭(12)에 의해 래치된다. 제3 직렬 데이타 Dn+2는 클록 CLK의 상승 구간에서 생성되는 타이밍 펄스 F3에 응답하여 제1 단에서 플립플롭(13)에 의해 래치된다. 클록 CLK의 후속 하강 구간에서 생성되는 타이밍 펄스 F4에 응답하여, 제4 직렬 데이타 Dn+3는 플립플롭(17)에 의해 래치되며, 제1 단에서의 플립플롭(11∼13)에 의해 출력된 신호 SS1∼SS3 및 플립플롭(18)에 의해 출력된 신호 SS8은 제2 단에서의 플립플롭(14∼16,19)에 의해 래치된다.

타이밍 펄스 F4에 응답하여 래치되는 직렬 데이타 Dn∼Dn+3는 신호 SS4∼SS7로서 출력되고, 제2 단에서의 플립플롭(19)에 의해 출력되는 데이타 스트로브 신호 DS(도 17에서의 타이밍 t_DS)의 상승 구간에 응답하여 최종 단에서의 게이트 수단의 플립플롭(111∼114)에 의해 병렬로 래치된다. 병렬 출력 단자(D1∼D4)에서 생성된 데이타 Dn∼Dn+3는 다음 단에 설치된 내부 회로에 의해 이용된다.

전술된 바와 같이, 직렬/병렬 변환을 위해 사용된 타이밍 펄스에 응답하여 플래그 신호 FLAG를 래치하기 위한 회로가 직렬/병렬 변환 회로를 위해 추가 제공되므로, 데이타 스트로브 신호 DS는 플립플롭(14∼17)이 제2 단에서 직렬 데이타 모두를 래치하는 타이밍에서 출력될 수 있다. 플립플롭(19)의 래칭을 위해 요구된 지연 시간이 플립플롭(14∼17)의 래칭을 위해 요구된 지연 시간과 일치하므로, 데이타 스트로브 신호 DS는 최단의 타이밍 t_DS를 갖고, 그 결과 적합한 직렬 데이타 Dn∼Dn+3가 적절한 타이밍에서 병렬로 출력될 수 있다.

제2 단에서의 플립플롭(19)은 소정 지연 시간 Δt이 경과한 후에 자신의 출력을 소거할 수 있는 자기 소거형 플립플롭이다. 이 회로는 추후에 상세히 설명될 것이다.

도 18은 제4 실시예의 변형예를 도시하는 도면이다. 도 16의 구성요소와 동일한 구성요소에 대해서는 동일 도면 부호가 부여되어 있다. 이 변형예에서, 플립플롭(19)에 의해 래치된 데이타 스트로브 신호 DS는 플립플롭(111∼114)이 데이타를 래치하는 타이밍에서 출력되며, 이로써 데이타 스트로브 신호 DS는 내부 회로(도시 생략)에 의해 이용될 수 있다. 이 회로의 나머지 부분은 도 16의 회로와 동일하다.

도 19는 제4 실시예의 다른 변형예를 예시하는 도면이고, 도 16의 구성요소와 동일한 구성요소에 대해서는 동일 도면 부호가 부여되어 있다. 이 변형예에서, 최종단에서의 플립플롭(111∼114)은 NAND 게이트(121∼124)로 대체된다. 플립플롭(14∼17)에 의해 출력된 신호 SS4∼SS7는 NAND 게이트(121∼124)의 입력 단자에 전송되며, 데이타 스트로브 신호 DS는 다른 입력 단자에 공급된다.

도 20은 도 19의 회로에 대한 타이밍도이다. 도 17에서의 타이밍도와의 차이점은 데이타 Dn∼Dn+3가 데이타 스트로브 신호 DS의 상승 구간에 동기하여 NAND 게이트(121∼124)의 단자(D1∼D4)에서 출력된다는 점과 하이 레벨에 있는 동안에만 데이타 스트로브 신호 DS가 출력된다는 점이다. 다른 동작은 도 16의 동작과 동일한 방식으로 수행된다.

전술된 바와 같이, 제4 실시예에서, 플래그 신호 FLAG는 타이밍 펄스 F1에 응답하여 인출되고, 직렬/병렬 동작에서와 동일한 방식으로 타이밍 펄스 F4에 응답하여 래치된다. 래치 출력은 데이타 스트로브 신호 DS로서 사용되며, 이로써 출력 타이밍을 직렬/병렬 변환 회로의 동작 타이밍에 정합하는 데이타 스트로브 신호 DS를 생성하는 것이 가능하다. 따라서, 데이타의 병렬 출력은 반드시 정합 타이밍을 갖는 데이타 스트로브 신호 DS를 사용함으로써 수행될 수 있다. 그 결과, 플래그 신호 FLAG의 생성 후, 4-비트 직렬 데이타는 최적 타이밍에서 적합한 데이타로서 병렬로 출력될 수 있다.

제4 실시예는 8-비트 직렬 데이타에 대해 적용될 수 있다. 이 경우, 7비트는 제1 단에서의 플립플롭에 의해 래치되고, 제8 비트는 제2 단에서의 플립플롭에 의해 래치되며, 데이타 스트로브 신호에 응답하여 직렬 데이타는 최종단에서의 플립플롭에 의해 래치된다. 혹은, 첫 번째의 3개 비트의 직렬 데이타가 제1 단에서의 플립플롭에 의해 래치되고, 제4 비트가 제2 단에서의 플립플롭에 의해 래치되며, 이러한 래칭 처리를 반복한 후 모든 직렬 데이타가 최종단에서의 플립플롭에 의해 래치된다.

도 21은 본 발명의 제5 실시예에 따른 직렬/병렬 변환 회로를 예시하는 도면이다. 이 실시예에서, 제4 실시예에서와 마찬가지로, 직렬/병렬 변환 회로를 위해 플래그 신호 FLAG를 래칭하기 위한 회로가 제공되며, 최종단에서의 병렬 출력을 위한 타이밍 신호인 데이타 스트로브 신호 DS의 생성을 위한 타이밍은 직렬/병렬 변환에 정합한다. 제4 실시예에서, 4비트의 직렬 데이타중 첫 번째 3개 비트는 플립플롭에 의해 인출되며, 제4 비트와 이전에 래치된 3개의 비트는 4개의 플립플롭에 의해 동일 시간에 인출된다. 그러나, 제5 실시예에서는 한 번에 2개의 비트가 인출된다.

특히, 도 21에 도시된 바와 같이, 제1 직렬 데이타 Dn는 플래그 신호 FLAG의 구간이고 클록 CLK의 상승 구간에서 생성되는 타이밍 펄스 F1에 응답하여 제1 단에서의 플립플롭(201)에 의해 래치된다. 후속의 타이밍 펄스 F2에 응답하여, 제2 직렬 데이타 Dn+1 및 플립플롭(201)에 의해 래치된 데이타 Dn은 각각 제2 단에서의 플립플로(203,202)에 의해 래치된다. 이와 유사하게, 타이밍 펄스 F3에 응답하여, 제3 직렬 데이타 Dn+2는 제1 단에서의 플립플롭(204)에 의해 래치된다. 그 후, 다음의 타이밍 펄스 F4에 응답하여, 제4 직렬 데이타 Dn+3 및 플립플롭(204)에 의해 래치된 데이타 Dn+2는 제2 단에서의 플립플롭(206,205)에 의해 래치된다. 플래그 신호 FLAG에 대한 래치 동작은 제4 실시예에서와 동일하다.

따라서, 제1 단에는 제4 실시예에서 이용된 3개의 플립플롭보다 적은 2개의 플립플롭만이 이용된다.

도 22는 도 21에 대한 타이밍도이다. 도 22에 도시된 바와 같이, 플래그 신호 FLAG의 상승 구간이고 클록 CLK의 상승 구간에서 생성되는 타이밍 펄스 F1에 응답하여, 명령 신호 CMD의 제1 직렬 데이타 Dn이 제1 단에서의 플립플롭(201)에 의해 래치되고, 이와 동시에 플래그 신호는 제1 단에서의 플립플롭(207)에 의해 래치된다. 그 후, 클록 CLK의 하강 구간에서 생성된 타이밍 펄스 F2에 응답하여, 제2 단에서의 플립플롭(203)에 의해 제2 직렬 데이타 Dn+1가 래치되고, 플립플롭(201)에 의해 래치된 제1 데이타 Dn 또한 플립플롭(202)에 의해 래치된다.

클록 CLK의 다음 상승 구간에서 생성된 타이밍 펄스 F3에 응답하여, 명령 신호 CMD의 제3 직렬 데이타 Dn+3는 제1 단에서의 플립플롭(204)에 의해 래치된다. 그 후, 클록 CLK의 하강 구간에서 생성된 타이밍 펄스 F4에 응답하여, 제4 직렬 데이타 Dn+3는 제2 단에서의 플립플롭(206)에 의해 래치되고, 플립플롭(204)에 의해 래치된 제3 데이타 Dn+2 또한 플립플롭(205)에 의해 래치된다. 또한, 타이밍 펄스 F4에 응답하여, 플립플롭(207)에 의해 래치된 플래그 신호 FLAG는 제2 단에서의 플립플롭(208)에 의해 래치된다.

데이타 스트로브 신호 DS는 제3 및 제4 직렬 데이타 Dn+2 및 Dn+3가 플립플롭(205,206)에 의해 래치되고 출력 단자(SS5,SS6)에 출력되는 타이밍 에서 제2 단의 플립플롭(208)에 의해 생성된다. 따라서, 최적 타이밍에서, 출력 단자(SS2,SS3,SS5 및 SS6)에서의 데이타 Dn∼Dn+3는 최종 단에서의 플립플롭(211∼214)에 의해 병렬로 래치된다.

제5 실시예에서는 직렬 데이타가 제1 단에서의 플립플롭과 제2 단에서의 플립플롭에 의해 2비트의 세트로 래치되므로, 제4 실시예에서 요구된 것보다 더 적은 수의 플립플롭이 제1 단에서 요구된다. 제5 실시예는 8-비트 직렬 데이타와 16-비트 직렬 데이타에 대해 동일 방식으로 적용될 수 있다. 이들 경우에, 제1 단에서의 플립플롭(207)의 출력은 최종 타이밍 펄스에 응답하여 제2 단에서의 플립플롭(208)에 의해서만 래치되도록 요구된다.

도 23은 본 발명의 제6 실시예에 따른 직렬/병렬 변환 회로를 도시하는 도면이고, 도 24는 그 타이밍도이다. 제6 실시예에서도, 직렬 데이타는 클록 CLK의 상승 구간 및 하강 구간에 동기하여 공급된다. 제4 실시예와 제5 실시예에서, 플래그 신호 FLAG의 상승 구간에 응답하여, 펄스 생성 회로(10)는 명령 신호의 공급에 대응하는 클록 CLK의 상승 구간에서 개시하여 타이밍 펄스를 F1∼F4의 순서로 생성한다. 그러나, 4비트의 직렬 데이타의 제1 데이타가 클록 CLK의 상승 구간에 응답하여 공급될 것이라는 전제하에서는, 펄스 생성 회로(10)의 타이밍 펄스 F1∼F4의 생성을 제한하는 조건이 제거될 수 있다.

특히, 제1 직렬 데이타를 나타내주는 플래그 신호 FLAG의 상승 구간이 데이타의 공급의 개시를 지시하는 클록 CLK의 상승 구간에 동기되는 전제하에서는, 펄스 생성 회로(10)는 클록 CLK의 상승 구간에 응답하여 타이밍 펄스 F1 및 F3를 생성하고 클록 CLK의 하강 구간에 응답하여 타이밍 펄스 F2 및 F4를 생성하도록만 요구된다. 제6 실시예에서는 타이밍 펄스 F1에서부터의 4비트의 직렬 데이타와 타이밍 펄스 F3에서부터의 4비트의 직렬 데이타를 래치하는 회로가 제공되며, 4비트의 직렬 데이타가 플래그 신호 FLAG의 상승 구간에 응답하여 병렬로 출력된다.

도 23에 도시되어 있는 바와 같이, 제6 실시예에서는 클록 CLK의 상승 구간에서는 타이밍 펄스 F1 및 F3를 생성하고 클록 CLK의 하강 구간에서는 타이밍 펄스 F2 및 F4를 생성하는 펄스 생성 회로(30)가 제공된다. 타이밍 펄스 F1∼F4에 응답하여 직렬 데이타인 명령 신호를 래치하는 플립플롭(301∼304)이 제1 단에 제공되며, 4비트의 직렬 데이타의 최종 비트에 대해 타이밍 펄스 F4 또는 F2에 응답하여 최초 3비트의 데이타를 래치하는 플립플롭(305∼310)이 제2 단에 제공된다. 또한, 데이타 스트로브 신호 DS1에 응답하여 플립플롭(305,306,307,304)으로부터의 4비트의 데이타를 병렬로 래치하는 제1 군의 플립플롭(321∼324)과, 데이타 스트로브 신호 DS2에 응답하여 플립플롭(308,309,310,302)으로부터의 4비트의 데이타를 병렬로 래치하는 제2 군의 플립플롭(325∼328)이 최종단에 제공된다. 제2 단에서의 플립플롭은 타이밍 펄스 F1에서부터 3비트의 데이타를 래치하는 제1 군의 플립플롭(305,306,307)과, 타이밍 펄스 F3에서부터 3비트의 데이타를 래치하는 제2 군의 플립플롭(308,309,310)의 2개의 군으로 분류된다.

플래그 신호 FLAG는 타이밍 펄스 F1에서 플래그 신호 FLAG를 래치하는 플립플롭(311)을 제1 단에 포함하고 타이밍 펄스 F4에 응답하여 플립플롭(311)에 의해 출력된 신호 SS11를 래치하는 플립플롭(313)을 제2 단에 포함하는 제1 데이타 스트로브 신호 생성 회로와, 타이밍 펄스 F3에 응답하여 플래그 신호 FLAG를 래치하는 플립플롭(312)을 제1 단에 포함하고 타이밍 펄스 F2에 응답하여 플립플롭(312)에 의해 출력된 신호 SS12를 래치하는 플립플롭(314)을 제2 단에 포함하는 제2 데이타 스트로브 신호 생성 회로에 공급된다. 그후, 제1 및 제2 데이타 스트로브 신호 생성 회로에 의해 생성된 제1 및 제2 데이타 스트로브 신호 DS1 및 DS2에 응답하여, 4비트의 데이타가 최종단에서의 제1 플립플롭군(321∼324) 및 제2 플립플롭군(325∼328)에 병렬로 출력된다.

전술된 바와 같이, 제6 실시예에서, 제1 직렬 데이타를 나타내는 플래그 신호 FLAG의 상승 구간이 클록 CLK의 상승 구간에 동기된다는 전제하에서는 제1 직렬 데이타가 타이밍 펄스 F1 또는 F3에 따라 이용가능하게 되므로, 도 16의 제4 실시예의 제2 단에서의 플립플롭과 최종 단에서의 플립플롭을 2개의 군으로 제공한다. 각각의 플립플롭군은 타이밍 펄스 F1에서부터 래치되는 4비트의 직렬 데이타 및 타이밍 펄스 F3에서부터 래치되는 4비트의 직렬 데이타를 래치하며, 최종단에서의 플립플롭군은 이들 데이타를 플래그 신호 FLAG에 응답하여 생성되는 데이타 스트로브 신호 DS1 및 DS2에 응답하여 병렬로 래치한다. 따라서, 펄스 생성 회로(30)는 플래그 신호 FLAG에 상관없이 클록 CLK에 응답하여 간단하게 타이밍 펄스 F1∼F4를 주기적으로 생성한다.

도 24를 참고하여 도 23에 도시된 회로에 의해 수행된 처리를 설명한다. 도 24에서, 실선으로 표시된 플래그 신호 FLAG의 부분에서는 4비트의 직렬 데이타 Dn∼Dn+3가 타이밍 펄스 F1에서부터 공급되며, 파선으로 표시된 플래그 신호 FLAG의 부분에서는 4비트의 직렬 데이타 Dn+2∼Dn+5가 타이밍 펄스 F3에서부터 공급된다. 따라서, 도 24에서, 실선으로 표시된 플래그 신호 FLAG의 수신시에 생성되는 데이타 스트로브 신호 DS1에 응답하여 최종단에서의 제1 군의 플립플롭(321∼324)의 출력 단자(D1∼D4)에서 데이타 Dn∼Dn+3가 출력된다. 파선으로 표시된 플래그 신호 FLAG의 수신시에 생성되는 데이타 스트로브 신호 DS2에 응답하여 최종단에서의 제2 군의 플립플롭(325∼328)의 출력 단자(D5∼D8)에서 데이타 Dn+2∼Dn+5가 출력된다.

먼저, 실선에 의해 표시된 플래그 신호 FLAG의 수신시에 수행되는 처리에 대해 설명한다. 클록 CLK의 상승 구간에서 생성된 타이밍 펄스 F1에 응답하여, 제1 단에서의 플립플롭(301)에 의해 제1 데이타 Dn이 래치되고, 이와 동시에, 제1 단에서의 플립플롭(311)에 의해 플래그 신호 FLAG가 래치된다. 실선으로 표시된 플래그 신호 FLAG가 하이 레벨에 있으므로, 플립플롭(311)의 출력 SS11은 하이 레벨로 진행한다. 이에 후속하여, 클록 CLK의 하강 구간에서 생성된 타이밍 펄스 F2에 응답하여 제1 단에서의 플립플롭(302)에 의해 제2 데이타 Dn+1이 래치된다. 이와 유사하게, 타이밍 펄스 F3에 응답하여 제1 단에서의 플립플롭(303)에 의해 제3 데이타 Dn+2가 래치된다. 타이밍 펄스 F3에 응답하여 제1 단에서의 플립플롭에 의해 플래그 신호 FLAG 또한 래치되지만, 이 예에서는 이미 로우 레벨로 구동되어 있으므로 플립플롭(312)의 출력 SS12은 로우 레벨로 유지된다.

타이밍 펄스 F4에 응답하여, 제1 단에서의 플립플롭(304)에 의해 최종 데이타 Dn+3가 래치되고, 이와 동시에, 플립플롭(301,302,303)에 의해 래치된 데이타 Dn∼Dn+3은 제2 단에서의 제1 군의 플립플롭(305,306,307)에 의해 각각 래치된다. 또한, 플립플롭(311)에 의해 래치되는 플래그 신호 FLAG는 타이밍 펄스 F4에 응답하여 제2 단에서의 플립플롭(313)에 의해 래치된다. 플립플롭(313)에 의해 출력된 신호는 제1 데이타 스트로브 신호 DS1이다.

플립플롭(313)에 의해 출력된 제1 데이타 스트로브 신호 DS1는 타이밍 펄스 F4에 응답하여 그리고 제2 단에서의 제1 군의 플립플롭(305∼307)이 데이타를 래치하는 때의 타이밍에 동기하여 상승한다. 제1 데이타 스트로브 신호 DS1의 상승 구간에 응답하여, 최종 단에서의 제1 군의 플립플롭(321∼324)은 제2 단에서의 제1군의 플립플롭(305∼307)의 단자(SS5,SS6,SS7) 및 제1 단에서의 플립플롭(304)의 단자(SS4)에서 각각 출력되는 데이타 Dn∼Dn+3를 래치한다. 그 결과, 출력 단자(D1∼D4)에서 4비트의 병렬 데이타 Dn∼Dn+3가 출력된다.

제2 데이타 스트로브 신호 DS2가 타이밍 신호 F4에 응답하여 상승하지 않으므로, 최종단에서는 제2군의 플립플롭(325∼328)이 데이타를 래치하지 않는다.

다음에는 파선으로 표시된 플래그 신호 FLAG의 수신시에 수행되는 처리를 설명한다. 이 경우, 직렬 데이타 Dn+2∼Dn+5는 병렬 데이타로 변환된다. 먼저, 클록 CLK의 상승 구간에 생성된 타이밍 펄스 F3에 응답하여, 제1 단에서의 플립플롭(303)에 의해 제1 데이타 Dn+2가 래치되며, 이와 동시에, 제1 단에서의 플립플롭(312)에 의해 플래그 신호 FLAG가 래치된다. 그후, 타이밍 펄스 F4, F1 및 F2에 응답하여, 제1 단에서의 플립플롭(304,301,302)에 의해 데이타 Dn+3, Dn+4 및 Dn+5가 래치된다. 또한, 타이밍 펄스 F2에 응답하여, 제1 단에서의 플립플롭(303,304,301)에 의해 래치된 3개의 데이타 세트 Dn+2, Dn+3 및 Dn+4는 제2 단에서의 제2 군의 플립플롭(308,309,310)에 의해 래치된다. 또한, 타이밍 펄스 F2에 응답하여, 플립플롭(312)에 의해 래치된 플래그 신호 FLAG는 제2 단에서의 플립플롭(314)에 의해 래치된다.

플립플롭(314)에 의해 출력된 데이타 스트로브 신호 DS2는 래칭 동작이 완료된 후에 타이밍 펄스 F2에 응답하여 상승한다. 데이타 스트로브 신호 DS2의 상승 구간에 응답하여, 데이타 Dn+2∼Dn+5는 최종단에서의 제2 군의 플립플롭(325∼328)에 의해 병렬로 래치된다.

도 23에 도시된 직렬/병렬 변환 회로의 최종단의 플립플롭은 도 19에 도시된 바와 같은 NAND 게이트가 될 것이다.

도 25는 본 발명의 제7 실시예에 따른 직렬/병렬 변환 회로를 도시하는 도면이고, 도 26은 그 타이밍도이다. 제6 실시예에서와 마찬가지로, 제7 실시예의 직렬/병렬 변환 회로는 플래그 신호 FLAG의 상승 구간이 클록 CLK의 상승 구간과 동기된다는 전제하에서 구성된다. 본 실시예에서, 도 21의 제5 실시예에 도시된 직렬/병렬 변환 회로가 이용되고, 제6 실시예에서와 같이 최종단에 2군의 플립플롭을 갖는다.

즉, 도 25에서, 플립플롭(401∼406)은 도 21의 플립플롭(201∼206)과 동일한 구조를 갖는다. 특히, 2비트의 데이타 세트는 각각 제1 단에서의 플립플롭(401) 및 제2 단에서의 플립플롭(402,403)에 의해 래치되고, 또한 제1 단에서의 플립플롭(404) 및 제2 단에서의 플립플롭(405,406)에 의해 래치된다. 제1 데이타 스트로브 신호 DS1에 응답하여, 제2 단에서의 플립플롭(402,403,405,406)에 의해 래치된 데이타는 최종 단에서의 제1 군의 플립플롭(421∼424)에 의해 래치되고, 제2 데이타 스트로브 신호 DS2에 응답하여 최종 단에서의 제2 군의 플립플롭(425∼428)에 의해 래치된다.

타이밍 펄스 F1에 응답하여, 플래그 신호 FLAG는 플립플롭(411)에 의해 래치된다. 래치된 신호는 그후 타이밍 펄스 F4에 응답하여 플립플롭(413)에 의해 래치되고, 제1 데이타 스트로브 신호 DS1가 생성된다. 타이밍 펄스 F3에 응답하여, 플래그 신호 FLAG는 플립플롭(412)에 의해 래치된다. 래치된 플래그 신호는 그후 타이밍 펄스 F2에 응답하여 플립플롭(414)에 의해 래치되고, 제2 데이타 스트로브 신호 DS2가 생성된다. 이러한 배열은 제6 실시예와 동일하다.

도 26을 참고하여 도 25의 직렬/병렬 변환 회로에 의해 수행되는 처리를 설명한다. 먼저, 실선으로 표시된 플래그 신호 FLAG의 수신시에 수행되는 처리에 대해 설명한다. 이 경우, 직렬 데이타는 타이밍 펄스 F1에서부터 공급된다. 타이밍 펄스 F1에 응답하여, 명령 신호 CMD의 제1 데이타 Dn는 플립플롭(401)에 의해 래치되고, 이와 동시에, 플래그 신호 FLAG는 플립플롭(411)에 의해 래치된다. 그 결과, 플립플롭(411)의 출력 SS7은 하이 레베로 진행한다. 그 다음에, 타이밍 펄스 F2에 응답하여, 제2 단에서의 플립플롭(403)에 의해 제2 데이타 Dn+1가 래치되고, 플립플롭(401)에 의해 래치된 데이타 Dn는 제2 단에서의 플립플롭(402)에 의해 래치된다.

타이밍 펄스 F3에 응답하여, 제3 데이타 Dn+2는 플립플롭(404)에 의해 래치된다. 플래그 신호 FLAG 또한 타이밍 펄스 F3에 응답하여 플립플롭(412)에 의해 래치되지만, 이 때의 플래그 신호 FLAG는 로우 레벨에 있고, 그에 따라 출력 SS8은 로우 레벨로 유지된다. 타이밍 펄스 F4에 응답하여, 제2 단에서의 플립플롭(406)에 의해 제4 데이타 Dn+3가 래치되며, 플립플롭(404)에 의해 래치된 제3 데이타 Dn+2는 또한 제2 단에서의 플립플롭(405)에 의해 래치된다. 또한, 플립플롭(411)에 의해 래치된 플래그 신호 FLAG는 플립플롭(413)에 의해 래치된다. 그 결과, 플립플롭(413)에 의해 출력된 데이타 스트로브 신호 DS1는 제2 단에서의 플립플롭이 래치 동작을 완료할 때의 타이밍에 동기하여 상승한다. 데이타 스트로브 신호 DS1의 상승 구간에 응답하여, 최종단에서의 제1 군의 플립플롭(421∼424)은 제2 단에서의 플립플롭의 출력 단자(SS2,SS4,SS5,SS6)에서 출력된 데이타 Dn∼Dn+3를 병렬로 래치한다. 따라서, 출력 단자(D1∼D4)에서는 병렬 데이타 Dn∼Dn+3가 출력된다.

다음에는 파선으로 표시된 플래그 신호 FLAG의 수신시에 수행되는 처리에 대하여 설명한다. 타이밍 펄스 F3, F4, F1 및 F2에 응답하여 제1 단 및 제2 단에서의 플립플롭에 의해 직렬 데이타 Dn+2∼Dn+5가 순서대로 래치된다. 플래그 신호 FLAG는 타이밍 펄스 F3에 응답하여 플립플롭(412)에 의해 래치되고, 타이밍 펄스 F2에 응답하여 플립플립(414)에 의해 추가로 래치된다. 플립플롭(414)에 의해 출력된 데이타 스트로브 신호 DS2의 상승 구간에 응답하여 최종단에서의 제2 군의 플립플롭(425∼428)에 의해 데이타 Dn+2∼Dn+5가 동시에 래치된다. 그 결과, 출력 단자(D5∼D8)에서는 병렬 데이타 Dn+2∼Dn+5가 출력된다.

전술된 바와 같이, 제7 실시예에서는 2비트의 직렬 데이타의 세트가 제1 단 및 제2 단에서의 플립플롭에 의해 래치되므로, 제1 단 및 제2 단에서 요구된 플립플롭의 수는 제6 실시예의 경우에 요구되는 수보다 적다. 즉, 제2 단에서의 플립플롭은 제6 실시예에서와 같이 이중 구조를 구성하지 않고, 최종 단에서의 플립플롭만이 제1 군 및 제2 군으로 분류된다. 또한, 제7 실시예에서는 최종 단에서의 플립플롭이 NAND 게이트로 대체될 수 있다. 제7 실시예는 8비트, 16비트 또는 그 이상의 직렬 데이타 세트에 대해 적용될 수 있다.

도 27은 본 발명의 제8 실시예에 따른 직렬/병렬 변환 회로를 예시하는 도면이도, 도 28 및 도 29는 그 타이밍도이다. 제8 실시예에서, 플래그 신호 FLAG의 상승 구간이 클록 CLK의 상승 구간 또는 하강 구간중의 한 구간에 동기될 수 있는 것으로 전제된다. 즉, 제1 직렬 데이타는 클록 CLK의 상승 구간 또는 하강 구간중의 한 구간에서 공급될 수 있으며, 본 실시예의 직렬/병렬 변환 회로는 4비트의 직렬 데이타의 공급을 위한 4개의 타이밍을 처리할 수 있다.

제8 실시예에서, 도 29에 도시되어 있는 바와 같이, 플래그 신호 FLAG의 상승 구간이 직렬 데이타의 공급(및 타이밍 펄스 F1의 생성)에 대응하는 경우1에서는 직렬 데이타 Dn∼Dn+3가 병렬 데이타로 변환된다. 최종 단에서의 제1 군의 플립플롭(531∼534)에 의해 병렬 데이타 Dn∼Dn+3가 래치된다.

플래그 신호 FLAG의 상승 구간이 직렬 데이타 Dn+1의 공급(및 타이밍 펄스 F2의 생성)에 대응하는 경우2에서는 직렬 데이타 Dn+1∼Dn+4가 병렬 데이타로 변화된다. 병렬 데이타 Dn+1∼Dn+4는 최종 단에서의 제2 군의 플립플롭(535∼538)에 의해 래치된다.

플래그 신호 FLAG의 상승 구간이 직렬 데이타 Dn+2의 공급(및 타이밍 펄스 F3의 생성)에 대응하는 경우3에서는 직렬 데이타 Dn+2∼Dn+5가 병렬 데이타로 변환된다. 병렬 데이타 Dn+2∼Dn+5는 최종 단에서의 제3 군의 플립플롭(539∼542)에 의해 래치된다.

플래그 신호 FLAG의 상승 구간이 직렬 데이타 Dn+3의 공급(및 타이밍 펄스 F4의 생성)에 대응하는 경우4에서는 직렬 데이타 Dn+3∼Dn+6가 병렬 데이타로 변환된다. 병렬 데이타 Dn+3∼Dn+6는 최종단에서의 제4 군의 플립플롭(543∼546)에 의해 래치된다.

도 27의 직렬/병렬 변환 회로에서, 제1 단에서의 플립플롭(501∼504)은 타이밍 펄스 F1∼F4에 응답하여 직렬 데이타를 순서대로 래치한다. 제2 단에서의 플립플롭은 제1 군의 플립플롭(514,515,516), 제2 군의 플립플롭(505,506,507), 제3군의 플립플롭(508,509,510), 및 제4 군의 플립플롭(511,512,513)으로 분류된다.

제2 단에서의 제1 군의 플립플롭(514∼516)과 플립플롭(504)에 의해 래치되는 직렬 데이타 Dn∼Dn+3는 제1 데이타 스트로브 신호 DS1의 상승 구간에 응답하여 최종 단에서의 제1 군의 플립플롭(531∼534)에 의해 래치된다. 제2 단에서의 제2 군의 플립플롭(505∼507)과 플립플롭(501)에 의해 래치되는 직렬 데이타 Dn+1∼Dn+4는 제2 데이타 스트로브 신호 DS2의 상승 구간에 응답하여 최종 단에서의 제2 군의 플립플롭(535∼538)에 의해 래치된다. 제2 단에서의 제3 군의 플립플롭(508∼510)과 플립플롭(502)에 의해 래치되는 직렬 데이타 Dn+2∼Dn+5는 제3 데이타 스트로브 신호 DS3의 상승 구간에 응답하여 최종단에서의 제3 군의 플립플롭(539∼541)에 의해 래치된다. 제2 단에서의 제4 군의 플립플롭(511∼513)과 플립플롭(503)에 의해 래치되는 직렬 데이타 Dn+3∼Dn+6는 제4 데이타 스트로브 신호 DS4의 상승 구간에 응답하여 최종단에서의 제4군의 플립플롭(543∼546)에 의해 래치된다.

도 28 및 도 29를 참조하여 경우1에서 수행된 처리를 설명한다. 플래그 신호 FLAG의 상승 구간에 동기되는 클록 CLK의 상승 구간에서 생성되는 타이밍 펄스 F1에 응답하여 플립플롭(501)에 의해 명령 신호 CMD의 직렬 데이타 Dn가 래치된다. 이와 동시에, 플래그 신호 FLAG가 제1 플립플롭(517)에 의해 제1 단에서 래치된다. 그 다음, 클록 CLK의 하강 구간에서 생성되는 타이밍 펄스 F2에 응답하여 플립플롭(502)에 의해 제2 데이타 Dn+1가 래치된다. 그 후, 클록 CLK의 상승 구간에서 생성된 타이밍 펄스 F3에 응답하여 플립플롭(503)에 의해 제3 데이타 Dn+2가 래치된다.

클록 CLK의 하강 구간에서 생성된 타이밍 펄스 F4에 응답하여, 제4 데이타 Dn+3는 제1 단에서의 플립플롭(504)에 의해 래치되고, 플립플롭(501∼503)에 의해 래치되는 데이타 Dn∼Dn+2는 제2 단에서의 제1 플립플롭(514,515,516)에 의해 래치된다. 또한, 제1 단에서의 제1 플립플롭(517)에 의해 래치되는 플래그 신호 FLAG는 제2 단에서의 제1 플립플롭(521)에 의해 래치된다. 그 결과, 플립플롭(521)에 의해 출력된 데이타 스트로브 신호 DS1는 래치 동작이 완료된 후에 상승한다. 그리고, 데이타 스트로브 신호 DS1의 상승 구간에 응답하여, 제2 단에서의 제1 군의 플립플롭(514∼516)과 플립플롭(504)에 의해 래치되는 데이타 Dn∼Dn+3는 최종 단에서의 제1 군의 플립플롭(531∼534)에 의해 래치된다. 따라서, 병렬 데이타 Dn∼Dn+3는 출력 단자(D1∼D4)에서 생성된다.

경우2에서, 타이밍 펄스 F2에 응답하여, 제2 데이타 Dn+1는 제1 단에서의 플리플롭(502)에 의해 래치되며, 플래그 신호 FLAG는 제1 단에서의 플립플롭(518)에 의해 래치된다. 동일 방식으로, 타이밍 펄스 F1에 응답하여, 데이타 Dn+1∼Dn+4는 제2 단에서의 제2 군의 플립플롭(505∼507)과 플립플롭(501)에 의해 래치되며, 제1 단에서의 제2 플립플롭(518)에 의해 래치된 플래그 신호 FLAG는 제2 단에서의 제2 플립플롭(522)에 의해 래치된다.

그후, 플립플롭(522)에 의해 출력된 데이타 스트로브 신호 DS2의 상승 구간에 응답하여, 제2 단에서의 제2 군의 플립플롭(505∼507)과 플립플롭(501)에 의해 래치되는 데이타 Dn∼Dn+3는 최종 단에서의 제2 군의 플립플롭(535)에 의해 병렬로 래치된다.

경우3 및 경우4에 대해 동일 처리가 시행된다.

제8 실시예의 직렬/병렬 변환 회로는 제1 단의 플립플롭(501∼504), 제2 단의 4세트의 플립플롭, 및 최종 단의 4세트의 플립플롭에 의해 구성된다. 데이타는 타이밍 펄스 F1에 동기되는 플래그 신호 FLAG에 따른 최종단에서의 제1 군의 플립플롭, 타이밍 펄스 F2에 동기되는 플래그 신호 FLAG에 따른 최종단에서의 제2 군의 플립플롭, 타이밍 펄스 F3에 동기되는 플래그 신호 FLAG에 따른 최종단에서의 제3 군의 플립플롭, 및 타이밍 펄스 F4에 동기되는 플래그 신호 FLAG에 따른 최종단에서의 제4 군의 플립플롭에 병렬로 출력된다. 따라서, 직렬 데이타가 클록 CLK의 상승 구간 또는 하강 구간에서 공급되는 경우, 적절한 데이타가 플래그 신호 FLAG에 따라 최적의 타이밍에서 병렬로 출력될 수 있다.

도 30은 본 발명의 제9 실시예에 따른 직렬/병렬 변환 회로를 도시하는 도면이고, 도 31 및 도 32는 그 타이밍도이다. 본 실시예에서는 도 21의 제5 실시예에 이용된 직렬/병렬 변환 회로의 4개의 세트가 설치되며, 이로써 플래그 신호 FLAG가 클록 CLK의 상승 구간 또는 하강 구간중의 한 구간에 따라 상승하는 경우에도 4비트의 적절한 직렬 데이타를 병렬로 출력할 수 있다.

그러므로, 도 30에 도시된 4가지의 경우와 관련하여, 최종 단에서의 4세트의 플립플롭에 의해 출력된 신호와 병렬 데이타의 조합은 제8 실시예(도 29)와 동일하다.

도 30의 회로에서, 제1 단의 플립플롭(601)과 제2 단의 플립플롭(605∼608)에서는 4가지의 경우에 대해 동일 방식으로 동작된다. 최종 단에서의 플립플롭은 제1 군의 플립플롭(631∼634)(출력 단자(D1∼D4)), 제2 군의 플립플롭(635∼638)(출력 단자(D5∼D8)), 제3 군의 플립플롭(639∼642)(출력 단자(D9∼D12)), 제4 군의 플립플롭(643∼646)(출력 단자(D13∼D16))으로 분류된다.

플래그 신호 FLAG를 래치하는 회로는 도 27의 제8 실시예와 동일하다. 즉, 제1 플래그 신호 래치 회로는 타이밍 펄스 F1에 응답하여 플래그 신호를 래치하는 제1 단의 플립플롭(609)과, 타이밍 펄스 F4에 응답하여 플래그 신호 FLAG를 래치하는 제2 단의 플립플롭(621)에 의해 구성된다. 제2 플래그 신호 래치 회로는 타이밍 펄스 F2에 응답하여 플래그 신호 FLAG를 래치하는 제1 단의 플립플롭(610)과, 타이밍 펄스 F1에 응답하여 플래그 신호 FLAG를 래치하는 제2 단의 플립플롭(622)에 의해 구성된다. 제3 플래그 신호 래치 회로는 타이밍 펄스 F3에 응답하여 플래그 신호 FLAG를 래치하는 제1 단의 플립플롭(611)과, 타이밍 펄스 F2에 응답하여 플래그 신호 FLAG를 래치하는 제2 단의 플립플롭(623)에 의해 구성된다. 제4 플래그 신호 래치 회로는 타이밍 펄스 F4에 응답하여 플래그 신호 FLAG를 래치하는 제1 단의 플립플롭(612)과, 타이밍 펄스 F1에 응답하여 플래그 신호 FLAG를 래치하는 제2 단의 플립플롭(624)에 의해 구성된다.

경우1에서 수행된 처리를 설명한다. 먼저, 플래그 신호 FLAG의 상승 구간에 동기되는 클록 CLK의 상승 구간에서 생성된 타이밍 펄스 F1에 응답하여 직렬 데이타 Dn이 래치된다. 이와 동시에, 플래그 신호 FLAG는 플립플롭(609)에 의해 래치된다. 그 다음, 타이밍 펄스 F2에 응답하여, 플립플롭(602)에 의해 제2 데이타 Dn+1가 래치되고, 플립플롭(601)에 의해 래치된 데이타 Dn는 제2 단의 플립플롭(605)에 의해 래치된다.

그후, 타이밍 펄스 F3에 응답하여, 직렬 데이타 Dn+2가 플립플롭(603)에 의해 래치된다. 타이밍 펄스 F4에 응답하여, 직렬 데이타 Dn+3가 플립플롭(604)에 의해 래치되고, 플립플롭(603)에 의해 래치된 데이타 Dn+3는 제2 단의 플립플롭(607)에 의해 래치된다. 또한, 제2 단의 제1 플립플롭(609)에 의해 래치된 플래그 신호 FLAG는 제2 단의 제1 플립플롭(621)에 의해 래치된다.

플립플롭(621)에 의해 출력된 데이타 스트로브 신호 DS1의 상승 구간에 응답하여, 플립플롭(605,602,607,604)에 의해 래치된 데이타 Dn∼Dn+3(출력 SS5,SS2,SS7,SS4)는 최종단의 플립플롭(631∼634)에 의해 병렬로 래치된다. 따라서, 출력 단자(D1∼D4)에서는 병렬 데이타 Dn∼Dn+3가 생성된다.

경우2, 경우3 및 경우4에 대해 동일 처리가 수행된다.

전술된 바와 같이, 제9 실시예에 의하면, 제1 단 및 제2 단에 4개의 플립플롭이 제공되며, 4가지 경우의 각각에서의 직렬 데이타는 4세트의 플립플롭에 의해 병렬로 래치된다. 각각의 플립플롭에 대해 병렬 데이타 래칭 타이밍은 플래그 신호 FLAG의 수신이 직렬/병렬 변환 동작에 부합하는 최적의 타이밍이다. 또한, 클록의 상승 구간 또는 하강 구간중의 한 구간에서 직렬 데이타가 공급되는 경우에도, 적합한 직렬 데이타가 병렬 데이타로 출력될 수 있다.

본 실시예에서는 또한 최종 단의 플립플롭이 NAND 게이트로 대체될 수 있다.

도 33은 제6 실시예 내지 제9 실시예에 대한 도 6의 펄스 생성 회로와 동일한 펄스 생성 회로를 예시하는 도면이다. 펄스 생성 회로는 NAND 게이트(31∼34)에 의해 구성된 마스터 플립플롭 및 NAND 게이트(35∼38)에 의해 구성된 슬레이브 플립플롭을 포함한다. 게이트는 클록 CLK의 상승 구간 및 하강 구간에 응답하여 반전된 입력을 래치하고, 노드(n1∼n4)를 반전시킨다.

n1=H, n2=L, n3=H 및 n4=L 로 가정하면, 이 모두는 래치된 상태에 있다. 이 상태에서, 타이밍 펄스 F1, F2 및 F3는 로우 레벨에 있고, 오직 F4 만이 하이 레벨에 있게 된다. 클록 CLK의 상승 구간에 동기하여, 노드 n3=H, 노드 n4=L 인 반전된 신호는 마스터 플립플롭에 의해 래치되고, 게이트(32)에서의 출력은 로우 레벨로 강하되고, 타이밍 펄스 F1는 상승한다. 인버터(39)의 출력이 로우 레벨에 있으므로, 게이트(35)의 출력은 하이 레벨로 진행하며, 타이밍 펄스 F4는 하강한다. 또한, 게이트(32)의 출력이 로우 레벨로 강하되므로, 노드 n2는 하이가 되고, 게이트(31)의 출력은 하이 레벨로 상승되는 한편, 게이트(33)의 출력 n1은 로우 레벨로 강하된다. 그후, 클록 CLK의 하강 구간에 동기하여, 노드 n1=L, n2=H 를 위한 래치된 신호의 반전 신호가 슬레이브 플립플롭에 의해 래치되고, 게이트(36)의 출력이 로우 레벨로 진행하며, 타이밍 펄스 F2가 상승한다. 이때, 클록 CLK가 로우 레벨로 진행하므로, 게이트(32)의 출력은 하이 레벨로 진행하고, 타이밍 펄스 F1은 하강한다. 슬레이브 플립플롭의 래치된 상태가 반전되고, n3=l 및 n4=H 로 된다.

상기 동작의 반대의 동작이 다음 클록 CLK의 상승 구간 및 하강 구간에서 수행되며, 타이밍 펄스 F3 및 F4가 그 순서대로 상승한다. 전술된 바와 같이, 타이밍 펄스 F1∼F4는 클록 CLK의 상승 구간 및 하강 구간에 동기하여 그 순서대로 상승한다.

도 12에 도시된 회로는 예를 들어 상기 실시예들에서의 플립플롭으로 이용될 수 있다.

도 34는 플래그 신호 FLAG를 래치하기 위한 제2 단의 플립플롭 회로를 예시하는 회로도이다. 전술된 바와 같이, 이 플립플롭 회로는 클록 F#의 상승 구간에서 입력 데이타 DATA를 래치하고 소정 주기의 시간의 경과 후에 출력 OUT를 로우 레벨로 자동적으로 변화시키는 자기 소거 기능을 갖는다. 따라서, 자기 소거 기능을 제공하기 위한 회로가 도 12에 도시된 플립플롭 회로에 부가된다. 예를 들어 입력 데이타 DATA가 하이 레벨에 있는 경우에 수행된 처리를 설명한다. 최초 상태에서, 노드 n15는 하이 레벨에 있고, 트랜스퍼 게이트(70,71)는 전도상태가 된다. 도 12에서와 동일한 방식으로, 클록 F#의 상승 구간에 응답하여, 트랜지스터(53)는 전도상태가 되고, 트랜지스터(51,52)에 의해 구성된 차동 회로는 하이 레벨의 입력 데이타 DATA를 검출한다. 그 결과, 노드(n10)는 로우 레벨로 변화되고, 이에 따라 노드(n13)는 하이 레벨에 있는 데이타를 래치하고, 노드(n12)는 로우 레벨에 있는 데이타를 래치한다.

노드(n12)가 로우 레벨에 있기 때문에, 게이트(67)의 출력은 하이 레벨로 상승되고, 마찬가지로 하이 레벨에 있는 클록 F#과 함께 게이트(66)에서의 출력 n15을 로우 레벨로 변화시킨다. 그 결과, 트랜스퍼 게이트(70,71)는 폐쇄되고, 인버터(68)의 출력은 하이 레벨로 상승되며, N형 트랜지스터(69) 및 P형 리셋 트랜지스터(58,59)는 전도상태로 되며, 노드(n10,n11)는 하이 레벨로 진행하여 리셋 상태가 된다. 그러나, 게이트(60,61)의 래치된 상태는 유지된다.

인버터(62,63), 지연 회로(64) 및 NAND 게이트(65)에 의해 구성된 회로는 지연 회로(64)에서 소정 지연 시간이 경과된 후에 노드(n14)를 하이 레벨에서 로우 레벨로 변화시킨다. 노드 레벨의 변화에 응답하여, 게이트(61)의 출력(n12)은 하이 레벨로 상승된다. 따라서, 게이트(60)의 출력 OUT은 노드(n10,n12)가 하이 레벨에 있기 때문에 로우 레벨로 변환된다. 자기 소거 처리는 그 후에 완료된다. 래치 회로는 그 상태를 유지한다.

전술된 바와 같이, 도 34의 자기 소거 기능을 갖는 플립플롭 회로는 클록 F#의 상승 구간에 응답하여 데이타를 래치하고, 소정 주기의 시간 후에 출력 OUT을 자동적으로 소거한다.

전술된 바와 같이, 본 발명의 직렬/병렬 변환 회로에 의하면, 직렬 데이타의 개시를 나타내는 플래그 신호가 직렬 데이타의 래칭 동작에 대해 병렬로 래치될 수 있으며, 병렬 데이타의 출력을 위한 타이밍이 최적화될 수 있다.

또한, 본 발명의 직렬/병렬 변환 회로는 직렬 데이타가 공급될 시의 타이밍에 응답하여 직렬 데이타를 래치하므로, 직렬 데이타가 공급되는 타이밍에 상관없이 적합한 직렬 데이타를 병렬 데이타로 정확하게 변환하여 이들을 출력할 수 있다.

Claims (20)

1. 입력 클록에 동기하여 직렬로 입력되는 복수의 데이타를 동일 위상 및 병렬로 출력하는 직렬/병렬 변환 회로에 있어서, 상기 복수의 데이타의 입력 타이밍에 각각 동기하는 복수의 래치 클록을 생성하는 펄스 생성 회로와; 상기 복수의 래치 클록에 응답하여 복수의 데이타를 그 순서대로 래치하는 복수의 홀딩 플립플롭과; 상기 복수의 데이타의 최종 데이타의 입력에 동기된 최종 래치 클록에 응답하여 상기 홀딩 플립플롭에 의해 유지된 복수의 데이타와 최종 입력 데이타를 병렬로 래치하는 복수의 출력 래치 플립플롭을 구비하는 것을 특징으로 하는 직렬/병렬 변환 회로.
2. 제1항에 있어서, 상기 복수의 데이타 세트는 N 세트이며, N-1개의 상기 홀딩 플립플롭 및 N개의 상기 출력 래치 플립플롭이 제공되는 것을 특징으로 하는 직렬/병렬 변환 회로.
3. 입력 클록에 동기하여 직렬로 입력되는 복수의 데이타를 동일 위상 및 병렬로 출력하는 직렬/병렬 변환 회로에 있어서, 상기 입력 클록에 동기하여 상기 복수의 입력 데이타를 래치하는 적어도 2개의 입력 래치 플립플롭과; 상기 복수의 데이타가 상기 입력 래치 플립플롭에 의해 유지되는 타이밍에 동기적으로 복수의 래치 클록을 생성하는 펄스 생성 회로와; 상기 복수의 래치 클록에 응답하여 상기 입력 래치 플립플롭에 의해 유지된 상기 복수의 데이타를 그 순서대로 래치하는 복수의 홀딩 플립플롭과; 상기 입력 래치 플립플롭에 의한 상기 복수의 데이타의 최종 데이타의 래칭에 동기된 최종 래치 클록에 응답하여, 상기 홀딩 플립플롭에 의해 유지된 상기 복수의 데이타 및 상기 입력 래치 플립플롭에 의해 유지된 상기 최종 데이타를 병렬로 래치하는 복수의 출력 래치 플립플롭을 구비하는 것을 특징으로 하는 직렬/병렬 변환 회로.
4. 제3항에 있어서, 상기 입력 래치 플립플롭은 제1 래칭 속도를 갖고, 상기 홀딩 플립플롭은 상기 제1 래칭 속도보다 낮은 제2 래칭 속도를 갖는 것을 특징으로 하는 직렬/병렬 변환 회로.
5. 제3항에 있어서, 상기 복수의 입력 데이타는 N 세트이며, 적어도 2개의 상기 입력 래치 플립플롭, N-1개의 상기 홀딩 플립플롭, 및 N개의 상시 출력 래치 플립플롭이 제공되는 것을 특징으로 하는 직렬/병렬 변환 회로.
6. 제5항에 있어서, 상기 래치 클록의 펄스 폭은 상기 입력 클록의 펄스 폭보다 큰 것을 특징으로 하는 직렬/병렬 변환 회로.
7. 플래그 신호의 타이밍에서부터 클록에 동기하여 공급되는 N비트(N은 복수)의 직렬 데이타를 병렬 데이타로 변환하는 직렬/병렬 변환 회로에 있어서, 클록에 동기하여 제1 내지 N번째 타이밍 펄스를 연속적으로 생성하는 펄스 생성 회로와; 상기 제1 타이밍 펄스에 응답하여 상기 플래그 신호를 래치하고, 상기 N번째 타이밍 펄스에 응답하여 상기 플래그 신호에 대응하는 스트로브 신호를 출력하는 플래그 신호 래치 회로와; 상기 제1 내지 N-1번째 타이밍 펄스에 응답하여 제1 내지 N-1번째 직렬 데이타를 래치하는 제1 단 래치 회로와; 상기 N번째 타이밍 펄스에 응답하여 상기 제1 단 래치 회로에 의해 래치된 직렬 데이타와 N번째 직렬 데이타를 래치하는 제2 단 래치 회로와; 상기 스트로브 신호에 응답하여 상기 제2 단 래치 회로에 의해 래치된 N비트 직렬 데이타를 병렬로 출력하는 최종단 게이트 회로를 구비하는 것을 특징으로 하는 직렬/병렬 변환 회로.
8. 제7항에 있어서, 상기 최종단 게이트 회로는 상기 스트로브 신호에 응답하여 상기 제2 단 래치 회로에 의해 래치된 N비트의 직렬 데이타를 병렬로 래치하는 최종단 래치 회로를 포함하는 것을 특징으로 하는 직렬/병렬 변환 회로.
9. 제7항에 있어서, 상기 플래그 신호 래치 회로는 상기 제1 타이밍 펄스에 응답하여 상기 플래그 신호를 래치하는 전단 래치 회로와, 상기 N번째 타이밍 펄스에 응답하여 상기 전단 래치 회로에 의해 래치된 플래그 신호를 래치하고 상기 스트로브 신호를 출력하는 후단 래치 회로를 포함하는 것을 특징으로 하는 직렬/병렬 변환 회로.
10. 제9항에 있어서, 상기 후단 래치 회로는 상기 플래그 신호를 래치한 후 소정 주기의 시간이 경과된 다음에 상기 스트로브 신호를 자동적으로 소거하는 것을 특징으로 하는 직렬/병렬 변환 회로.
11. 플래그 신호의 타이밍에서부터 클록에 동기하여 공급되는 N비트(N은 복수)의 직렬 데이타를 병렬 데이타로 변환하는 직렬/병렬 변환 회로에 있어서, 클록에 동기하여 제1 내지 N번째 타이밍 펄스를 연속적으로 생성하는 펄스 생성 회로와; 상기 제1 타이밍 펄스에 응답하여 상기 플래그 신호를 래치하고, 상기 N번째 타이밍 펄스에 응답하여 상기 플래그 신호에 대응하는 스트로브 신호를 출력하는 플래그 신호 래치 회로와; 상기 제1 내지 N번째 타이밍 펄스에 응답하여 제1 내지 N번째 직렬 데이타를 래치하는 직렬 데이타 래치 회로와; 상기 스트로브 신호에 응답하여 상기 직렬 데이타 래치 회로에 의해 래치된 상기 N비트 직렬 데이타를 병렬로 출력하는 게이트 회로를 구비하는 것을 특징으로 하는 직렬/병렬 변환 회로.
12. 플래그 신호의 타이밍에서부터 클록에 동기하여 공급되는 N비트(N은 복수)의 직렬 데이타를 병렬 데이타로 변환하는 직렬/병렬 변환 회로에 있어서, 클록에 동기하여 제1 내지 N번째 타이밍 펄스를 연속적으로 생성하는 펄스 생성 회로와; 상기 제1 타이밍 펄스에 응답하여 상기 플래그 신호를 래치하고, 상기 N번째 타이밍 펄스에 응답하여 상기 플래그 신호에 대응하는 스트로브 신호를 출력하는 플래그 신호 래치 회로와; 2M-1번째(M은 1≤M≤N/2 의 모든 정수) 타이밍 펄스에 응답하여 2M-1번째 직렬 데이타를 래치하는 제1 단 래치 회로와; 2M번째 타이밍 펄스에 응답하여, 상기 제1 단 래치 회로에 의해 래치된 2M-1번째 직렬 데이타와 2M번째 직렬 데이타를 래치하는 제2 단 래치 회로와; 상기 스트로브 신호에 응답하여 상기 제2 단 래치 회로에 의해 래치된 N비트의 직렬 데이타를 병렬로 출력하는 최종단 게이트 회로를 구비하는 것을 특징으로 하는 직렬/병렬 변환 회로.
13. 제12항에 있어서, 상기 최종단 게이트 회로는 상기 제2 단 래치 회로에 의해 래치된 N비트의 직렬 데이타를 상기 스트로브 신호에 응답하여 병렬로 래치하는 래치 회로를 포함하는 것을 특징으로 하는 직렬/병렬 변환 회로.
14. 플래그 신호의 타이밍에서부터 클록에 동기하여 공급되는 N비트(N은 복수)의 직렬 데이타를 병렬 데이타로 변환하는 직렬/병렬 변환 회로에 있어서, 클록에 동기하여 제1 내지 N번째 타이밍 펄스를 연속적으로 생성하는 펄스 생성 회로와; 상기 제1 타이밍 펄스에 응답하여 상기 플래그 신호를 래치하고, 상기 N번째 타이밍 펄스에 응답하여 상기 플래그 신호에 대응하는 스트로브 신호를 출력하는 플래그 신호 래치 회로와; 4M-3번째 내지 4M-1번째(M은 1≤M≤N/4 의 모든 정수) 타이밍 펄스에 응답하여 4M-3번째 내지 4M-1번째 직렬 데이타를 래치하는 제1 단 래치 회로와; 4M번째 타이밍 펄스에 응답하여, 상기 제1 단 회로에 의해 래치된 4M-3번째 내지 4M-1번째 직렬 데이타와 4M번째 직렬 데이타를 래치하는 제2 단 래치 회로와; 상기 스트로브 신호에 응답하여 상기 제2 단 래치 회로에 의해 래치된 상기 직렬 데이타를 병렬로 출력하는 최종단 게이트 회로를 구비하는 것을 특징으로 하는 직렬/병렬 변환 회로.
15. 플래그 신호의 타이밍에서부터 클록에 동기하여 공급되는 N비트(N은 복수)의 직렬 데이타를 병렬 데이타로 변환하는 직렬/병렬 변환 회로에 있어서, 클록에 동기하여 제1 내지 N번째 타이밍 펄스를 연속적으로 생성하는 펄스 생성 회로와; 상기 제1 타이밍 펄스에 응답하여 상기 플래그 신호를 래치하고, 상기 N번째 타이밍 펄스에 응답하여 상기 플래그 신호에 대응하는 스트로브 신호를 출력하는 플래그 신호 래치 회로와; K*M-(K-1)번째 내지 K*M-1번째(M은 1≤M≤N/K 의 모든 정수이고, K는 4의 배수) 타이밍 펄스에 응답하여 K*M-(K-1)번째 내지 K*M-1번째 직렬 데이타를 래치하는 제1 단 래치 회로와; K*M번째 타이밍 펄스에 응답하여, 상기 제1 단 회로에 의해 래치된 상기 K*M-(K-1)번째 내지 K*M-1번째 직렬 데이타와 K*M번째 직렬 데이타를 래치하는 제2 단 래치 회로와; 상기 스트로브 신호에 응답하여 상기 제2 단 래치 회로에 의해 래치된 상기 직렬 데이타를 병렬로 출력하는 최종단 게이트 회로를 구비하는 것을 특징으로 하는 직렬/병렬 변환 회로.
16. 플래그 신호의 타이밍에서부터 클록에 동기하여 공급되는 N비트(N은 복수)의 직렬 데이타를 병렬 데이타로 변환하는 직렬/병렬 변환 회로에 있어서, 클록에 동기하여 제1 내지 N번째 타이밍 펄스를 반복적으로 생성하는 펄스 생성 회로와; 2I-1번째(I는 1≤I≤N/2 의 모든 정수) 타이밍 펄스에 응답하여 상기 플래그 신호를 래치하고, 2I-2번째(또는 I=1인 경우는 N번째) 타이밍 펄스에 응답하여 상기 플래그 신호에 대응하는 제1 내지 N/2번째 스트로브 신호를 출력하는 플래그 신호 래치 회로와; 상기 제1 내지 N번째 타이밍 펄스에 응답하여 제1 내지 N번째 직렬 데이타를 래치하는 제1 단 래치 회로와; 2I-2번째 타이밍 펄스에 응답하여, 상기 제1 단 래치 회로에 의해 래치된 2I-1번째 내지 2I-3번째(I=1인 경우에는 N-1번째) 직렬 데이타를 각각 래치하는 N/2군의 제2 단 래치 회로와; 상기 제1 내지 상기 N/2번째 스트로브 신호에 응답하여, 상기 제2 단 래치 회로에 의해 래치된 N-1비트의 직렬 데이타와 상기 제1 단 래치 회로에 의해 래치된 N번째 직렬 데이타를 각각 병렬로 출력하는 N/2군의 최종단 게이트 회로를 구비하는 것을 특징으로 하는 직렬/병렬 변환 회로.
17. 플래그 신호의 타이밍에서부터 클록에 동기하여 공급되는 N비트(N은 복수)의 직렬 데이타를 병렬 데이타로 변환하는 직렬/병렬 변환 회로에 있어서, 클록에 동기하여 제1 내지 N번째 타이밍 펄스를 반복적으로 생성하는 펄스 생성 회로와; 2I-1번째(I는 1≤I≤N/2 의 모든 정수) 타이밍 펄스에 응답하여 상기 플래그 신호를 래치하고, 2I-2번째(또는 I=1인 경우는 N번째) 타이밍 펄스에 응답하여 상기 플래그 신호에 대응하는 제1 내지 N/2번째 스트로브 신호를 출력하는 플래그 신호 래치 회로와; 상기 제1 내지 N번째 타이밍 펄스에 응답하여 제1 내지 N번째 직렬 데이타를 래치하는 제1 직렬 데이타 래치 회로와; 2I-1번째 내지 2I-2번째(I는 2≤I≤N/2 의 모든 정수) 타이밍 펄스에 응답하여 2I-1번째 내지 2I-2번째 직렬 데이타를 각각 래치하는 I번째 직렬 데이타 래치 회로와; 상기 제1 내지 상기 N/2번째 스트로브 신호에 응답하여, 상기 제1 및 I번째 직렬 데이타 래치 회로에 의해 래치된 N비트의 직렬 데이타를 병렬로 출력하는 제1 및 I번째 최종단 게이트 게이트 회로를 구비하는 것을 특징으로 하는 직렬/병렬 변환 회로.
18. 플래그 신호의 타이밍에서부터 클록에 동기하여 공급되는 N비트(N은 복수)의 직렬 데이타를 병렬 데이타로 변환하는 직렬/병렬 변환 회로에 있어서, 클록에 동기하여 직렬로 제1 내지 N번째 타이밍 펄스를 반복적으로 생성하는 펄스 생성 회로와; I번째(I는 1≤I≤N 의 모든 정수) 타이밍 펄스에 응답하여 상기 플래그 신호를 래치하고, I-1번째(또는 I=1인 경우에는 N번째) 타이밍 펄스에 응답하여 상기 플래그 신호에 대응하는 제1 내지 N번째 스트로브 신호를 출력하는 플래그 신호 래치 회로와; 상기 제1 내지 N번째 타이밍 펄스에 응답하여 제1 내지 N번째 직렬 데이타를 래치하는 제1 단 래치 회로와; I번째 타이밍 펄스에 응답하여, 상기 제1 단 래치 회로에 의해 래치된 I번째 내지 I-2번째(I=1인 경우에는 N-1번째이고, I=2인 경우에는 N번째) 직렬 데이타를 각각 래치하는 N군의 제2 단 래치 회로와; 상기 제1 내지 N번째 스트로브 신호에 응답하여, 상기 제2 단 래치 회로에 의해 래치된 N-1비트의 직렬 데이타와 상기 제1 단 래치 회로에 의해 래치된 N번째 직렬 데이타를 병렬로 출력하는 N군의 최종단 게이트 회로를 구비하는 것을 특징으로 하는 직렬/병렬 변환 회로.
19. 플래그 신호의 타이밍에서부터 클록에 동기하여 공급되는 N비트(N은 복수)의 직렬 데이타를 병렬 데이타로 변환하는 직렬/병렬 변환 회로에 있어서, 클록에 동기하여 직렬로 제1 내지 N번째 타이밍 펄스를 반복적으로 생성하는 펄스 생성 회로와; 2M-1번째(M은 1≤M≤N/2 의 모든 정수) 타이밍 펄스에 응답하여 상기 플래그 신호를 래치하고, 2M-2번째(또는 M=1인 경우에는 N번째) 타이밍 펄스에 응답하여 상기 플래그 신호에 대응하는 제1 내지 N/2번째 스트로브 신호를 출력하는 플래그 신호 래치 회로와; 상기 2M-1번째(M은 1≤M≤N/2 의 모든 정수) 타이밍 펄스에 응답하여 2M-1번째 직렬 데이타를 래치하는 제1 단 래치 회로와; 2M번째 타이밍 펄스에 응답하여, 상기 제1 단 래치 회로에 의해 래치된 상기 2M-1번째 직렬 데이타와 2M번째 직렬 데이타를 래치하는 제2 단 래치 회로와; 상기 제1 내지 N/2번째 스트로브 신호에 응답하여, 상기 제2 단 래치 회로에 의해 래치된 N비트의 직렬 데이타를 병렬로 출력하는 N/2군의 최종단 게이트 회로를 구비하는 것을 특징으로 하는 직렬/병렬 변환 회로.
20. 플래그 신호의 타이밍에서부터 클록에 동기하여 공급되는 N비트(N은 복수)의 직렬 데이타를 병렬 데이타로 변환하는 직렬/병렬 변환 회로에 있어서, 클록에 동기하여 직렬로 제1 내지 N번째 타이밍 펄스를 반복적으로 생성하는 펄스 생성 회로와; M번째(M은 1≤M≤N 의 모든 정수) 타이밍 펄스에 응답하여 상기 플래그 신호를 래치하고, M-1번째(또는 M=1인 경우에는 N번째) 타이밍 펄스에 응답하여 상기 플래그 신호에 대응하는 제1 내지 N번째 스트로브 신호를 출력하는 플래그 신호 래치 회로와; 상기 M번째(M은 1≤M≤N 의 모든 정수) 타이밍 펄스에 응답하여 M번째 직렬 데이타를 각각 래치하는 제1 단 래치 회로와; M+1번째(M=N인 경우에는 제1) 타이밍 펄스에 응답하여, 상기 제1 단 래치 회로에 의해 래치된 상기 M번째 직렬 데이타를 래치하는 제2 단 래치 회로와; 상기 제1 내지 N번째 스트로브 신호에 응답하여, 상기 제1 단 래치 회로 및 제2 단 래치 회로에 의해 래치된 N비트의 직렬 데이타를 병렬로 출력하는 N군의 최종단 게이트 회로를 구비하는 것을 특징으로 하는 직렬/병렬 변환 회로.