KR19980086862A - 금속/페라이트 적층 자석 및 그 제조 방법 - Google Patents

Abstract

본 발명은 일반적으로 새로운 금속/페라이트 적층 자석(metal/ferrite laminate magnet) 및 그의 제조 방법에 관한 것이다. 더욱 상세히 말해서, 본 발명은 상당한 수의 관통 홀(perforated hole)과, 일체화된 금속판(integrated metal plate(s))과, 전자 및 전자 비임(electron beam) 제어용 전극을 갖춘 대면적 적층 자석을 제조하는 방법에 관한 것이다. 본 발명은 또한 자석 매트릭스(magnet matrix) 및 전자 비임 공급원(electron beam source)과 그들의 제조 방법에 관한 것이다.

Description

금속/페라이트 적층 자석 및 그 제조 방법

본 발명은 일반적으로 새로운 금속/페라이트 적층 자석(metal/ferrite laminate magnet) 및 그의 제조 방법에 관한 것이다. 더욱 상세히 말해서, 본 발명은 상당한 수의 관통 홀(perforated hole)과, 일체화된 금속판(integrated metal plate(s))과, 전자 및 전자 비임(electron beam) 제어용 전극을 갖춘 대면적 적층 자석을 제조하는 방법에 관한 것이다. 본 발명은 또한 자석 매트릭스(magnet matrix) 및 전자 비임 공급원(electron beam source)과 그의 제조 방법에 관한 것이다.

자석 매트릭스(magnet matrix)는 (다른 것을 배제하고자 하는 아니나) 특히 디스플레이 응용 분야 구체적으로는 평판(flat panel) 디스플레이 응용 분야에서 유용하다. 이러한 평판 디스플레이 응용 분야에는, 텔레비젼 수상기, 컴퓨터용의 가시적인 디스플레이 유니트, 휴대용 및 데스크탑(desktop) 컴퓨터, 퍼스널 오거나이저(personal organizer), 통신 장비 및 벽걸이 모니터 등이 포함된다. 자기 매트릭스 전자 비임 공급원을 기반으로 하는 평판 디스플레이 장치를 이하에서는 자기 매트릭스 디스플레이(MMD)라 하겠다.

통상의 평판 디스플레이 예를 들면 액정 디스플레이 패널 및 전계 방출 디스플레이(field emission display)는 하나의 디스플레이 기술을 탄생시켰다. 그러나, 이들 통상의 평판 디스플레이는 구성이 복잡하고도 많은 제조 비용이 드는데, 이들 디스플레이는 비교적 높은 수준의 반도체 제조 기술, 섬세한 재료 및 엄격한 공차(tolerance) 요건을 필요로 하기 때문이다.

본 명세서에 참고로 인용하고 있는 미국 특허 출원 제 08/695,856 호(출원일: 1996년 8월 9일, 발명의 명칭: 전자 공급원(ELECTRON SOURCE)) ― 이 미국 출원은 영국 특허 출원 제 2304981 호에 대응하는 것으로서, 본 출원의 출원인에게 양도되었음 ― 는 자기 매트릭스 전자 공급원 및 그의 제조 방법을 개시하고 있다. 이 미국 특허 출원은, 또한 자기 매트릭스 전자 공급원을 디스플레이 응용 분야, 몇가지 예를 들면 평판 디스플레이, 텔레비젼 수상기용 디스플레이, 컴퓨터용의 가시적 디스플레이 유니트에 응용하는 내용을 개시하고 있다. 이 미국 특허 출원은, 또한 자기 매트릭스 디스플레이가 전자 방출을 위한 캐소드(cathode)를 가지고 있고, 영구자석의 양 자극들 간에는 2차원 어레이의 채널들(two dimensional of channels)이 연장되고 있으며, 자화 방향은 캐소드와 마주하는 표면으로부터 반대쪽 표면으로 발성된다고 하는 내용을 개시하고 있다. 자석이 각 채널에 발생하는 자계는 전자를 캐소드 수단으로부터의 전자를 전자 비임 내로 배향시킨다. 각 채널로부터의 전자 비임은 디스플레이의 스크린에 도달된다. 스크린은 캐소드로부터 먼 쪽에 있는 자석의 일면과 마주하는 인 코팅물(phosphor coating)을 갖는데, 인 코팅물은 여러 다른 패널에 제각기 대응하는 다수의 픽셀(a plurality of pixels)로 이루어진다. 캐소드 수단과 자석간에 배치된 그리드 전극수단(grid electrode means)은 캐소드 수단으로부터의 전자 흐름을 각 채널 내로 제어한다. 2차원 어레이의 채널은 x-y 그리드 위에 규칙적으로 이격된다. 자석 면적은 두께에 비해 크다. 자기 매트릭스 전자 공급원을 기초로 하는 평판 디스플레이 장치를 또한 당해 기술분야에서는 MMD라 한다.

영구 자석을 이용하여 채널 또는 자기 구멍내 에 대체로 선형적인 고강도의 자계를 형성하는데, 이렇게 하는 목적은 전자의 시준(collimination)을 통해 그들 전자가 자기 구멍을 통과할 수 있게 하고자 하는 것이다. 자기 구멍의 길이에 따른 자계 구배(magnetic gradient)가 형성될 수 있도록 영구 자석이 절연성을 갖게 하거나 영구 자석이 약간의 전도성을 갖게 한다. 이렇게 형성한 비임의 인 코팅물에 대한 조사는 영구 자석내의 자기 구멍의 물리적 위치에 따라 크게 좌우된다.

동작에 있어서, 이들 전자 비임은 인 스크린 쪽으로 배향되고 이들 전자 비임과 인의 충돌에 의해 광이 출력되는데, 이 광 출력의 강도는 (최종 애노드 전압이 일정한 경우) 입사 비임 전류에 비례한다. 칼라 디스플레이의 경우에는, 3개의 칼라 인(예를 들면, 적, 녹 및 청색 칼라 인)을 사용하여 이들 삼원색을 선택적으로 혼합시켜 칼라를 얻는다.

정확한 칼라를 재현하기 위해서는, 적정 칼라의 인에 대한 전자 비임의 위치설정이 필수적이다.

여러 다른 인의 분리를 위해 “블랙 매트릭스(black matrix)”를 사용함으로써 어느 정도의 오차가 용인될 수도 있다. 이 물질은 개개 인 칼라의 경계를 정하는 작용을 하며, 또한 디스플레이 전면판(faceplate)을 더욱 검게 함으로써 디스플레이 영상의 콘트라스트 비(contrast ratio)를 향상시킨다. 그러나, 인에 대해 전자 비임이 오정렬되면, 처음에는 (블랙 매트릭스용의 전자 비임이 손실됨으로써) 인으로부터의 광 출력이 감소되고 결국에는 균일하지 못한 루미넌스(luminance)로서 가시적으로 나타나게 될 것이다. 비임의 오정렬이 더욱 심화되면, 그 비임은 원하는 칼라의 인과는 다른 칼라의 인으로 배향되어 가시적인 양의 광 출력이 생성되기 시작한다. 따라서, 오정렬된 전자 비임으로 인해서 잘못된 광 출력 칼라가 실제로 생성되는데, 이것을 순도 오차(purity error)라고 하며 이러한 순도 오차는 가장 바람직하지 못한 디스플레이의 인공적인 결함(artifact)이다. 0.3㎜ 픽셀의 경우, 전형적인 인의 폭(width)은 67㎛이며 그들 간에는 33㎛의 블랙 매트릭스가 위치한다.

명백히 알게 되듯이, 전자 비임의 형성에 사용되는 자석과 전자 비임이 충돌되는 인을 지지하는데 사용되는 유리판간의 정렬은 매우 정확해야 한다. 또한, 이 정확한 정렬은 여러 다른 조건(높은 휘도(brightness) 및 낮은 휘도, 가변적인 주위 온도 등)에서도 유지되어야만 한다.

디스플레이에의 응용을 고려하면, 예를 들면 다음과 같은 다수의 다른 자석 특성이 또한 중요하다.

1. 일반적으로 디스플레이 영상은 규칙적인 어레이의 픽셀에 의해 형성되는데, 이들 픽셀은 통상 정방형 또는 장방형 그리드 위에 배치된다. 따라서, 그래픽 어댑터와의 호환성을 유지하기 위해서는 자석에 의해 전자 비임이 그러한 어레이 위에 있게 해야 한다.

2. 동작에 있어서, 전자 비임의 바이어스 및 변조를 위해 사용되는 그리드와 전자 공급원간의 간격에 의해서 전자 비임 내의 전류가 결정되는데, 이 간격이 변하면 비임 전류가 변해 결국 인 스크린으로부터의 광 출력이 변한다. 따라서, 그들 바이어스 및 변조 그리드의 캐리어(carrier)로서 사용되는 자석을 전자 공급원으로부터 알려진 간격으로 유지시켜야 한다. 한편, 구성상의 곤란성을 피하기 위해, 자석을 평탄하게 해야 한다.

3. 디스플레이는 선적(shipment) 중에 기계적인 힘을 받게 될 것이므로, 자석이 직면케 되는 스트레스(stress)의 허용가능한 범위에 걸쳐서 자석의 구조적인 완전성(structural integrity)을 유지해야만 한다. 일반적으로 허용되는 레벨은 30G(294 ㎨)의 등가 가속도이다.

또다른 하나의 요건은, 소기되는(evacuated) 디스플레이 내에 자석이 사용되기 때문에 그 자석은 어떠한 유기(organic) 성분도 내포해서는 안된다는 것이다. 이 유기 성분은 디스플레이의 수명이 다할 때까지 유출되어 진공 품질을 저하시키며 캐소드에 악영향을 끼친다.

마지막으로, 자석은 구멍의 방향으로 자화되어야 한다. 즉, 양 자극은 자석의 양면에 대응해야 한다.

상기한 조건을 충족하는 자석은 이미 알려진 제조 방법에 의해서는 제조될 수 없다. 분명, 구멍이 없는 원하는 크기의 자석(예를 들면 페라이트)은 쉽게 얻을 수 있으나, 구멍이 있으면 어떤 문제가 있다.

자석내의 구멍을 페라이트 판의 소결(sinter) 후에 형성하려면, 레이저 또는 기계적인 드릴링을 사용할 것이다. 그러나, 소결된 페라이트는 아주 딱딱한 재료이므로, 그같은 기법으로 구멍을 형성하기 위해서는 값비싸고 시간이 많이 걸리게 될 것이다. 따라서, 이러한 구멍 형성 방법은 적합하지 않다.

초소형전자(microeletronics) 응용 분야에서는 다중 층의 세라믹을 공지의 전형적인 펀칭/드릴링(punching/drilling)에 의해 소결하기 전에 그린-시트 단계(green-sheet stage)에서 페라이트 내에 홀을 형성할 수도 있으나, 소결 중에 예를 들면 다음과 같은 다수의 문제점이 예상될 것이다.

1. 자석판이 균일하지 않은 상태로 수축되어 홀이 이동될 것이다. 즉, 홀이 공칭(nominal) 위치로부터 반경 방향으로 동일하지 않게 변위된다.

2. 자석 자체가 직경이 큰 구의 일부분을 형성하는 식으로 활처럼 구부러질 가능성이 크다.

3. 스트레스 집결지로서 작용하는 구멍으로 인해 서로 인접한 구멍들 간에서 균열이 생길 가능성이 크다.

4. 원하는 구멍 길이를 얻기 위해 다수의 얇은 시트를 서로 적층시킬 경우, 적층 중에 오정렬 현상이 발생하여 구멍을 통한 “시선(line of sight)”이 확보되지 않을 수도 있다.

또다른 문제점은 페라이트가 딱딱하나 강인한 재료가 아니기 때문에 구멍의 존재로 인하여 판의 기계적 강도가 상당히 감소된다. 따라서, 커다란 충격이 가해지는 선적 중에 자석이 완전히 기계적으로 고장날 가능성이 높다.

미국 특허 제 4,138,236 호는 강성 및/또는 연성(hard and/or soft) 자기 페라이트 부품을 산화물 유리와 접착시키는 방법을 개시하고 있다. 이 산화물 유리는 예비 소성(pre-firing) 또는 주 소성 후에 도포될 수도 있다. 마지막으로, 페라이트 부품은 유리 연화점(softening point)이상의 온도에서 용융된다.

미국 특허 제 4,540,500 호는 페라이트에 0.1 내지 5 중량 ％의 유리를 부가하는 것에 의해서 저온에서 소결가능한 산화물 자기 물질을 마련하는 내용을 개시하고 있다. 어떤 상황에서는, 소결 온도가 약 1,000℃ 이하로 감소될 수 있다.

미국 특허 제 4,023,057 호는 적층 구조의 모터 고정자용 화합물 자석을 개시하고 있는데, 이것은 고무와 같은 유연한 매트릭스 내에 매립되는 영구적으로 자화가능한 입자 예를 들면 바륨 페라이트로 만들어진 얇은 유연한 자석들을 포함한다. 더욱 강렬한 자계의 생성을 위해 다양한 적층 구조를 고려하는데, 대부분의 적층 구조에서는 얇은 이격부재를 사용하여 유연한 자계 성분의 제각기의 자계를 쇠약하게 만들어 결과적인 자극에서의 자속 밀도를 증대시키고 영구적인 자계를 모터의 자기 회로 내로 배향시킨다.

일본 공개 특허 제 60093742 호는 전도성의 자기 몸체와 이것의 일면 상에 스퍼터링된 금속 코팅물을 가진 집속 전극을 갖춘 디스플레이를 개시하고 있다. 집속 전극은 그의 기능을 위해 전도성을 필요로 한다. 코팅물은 자석의 기계적 구조에 실제적으로 부가되는 것이 아니라 스퍼터링된 얇은 코팅물이다. 자석 내의 각 홀을 통해서는 다수의 전자 비임이 통과한다.

본 출원에서 참고로 인용하고 있으며 본 출원인에게 양도된 미국 특허 출원 제 08/823,669 호(출원일: 1997년 3월 24일, 발명의 명칭: 자석 및 그의 제조 방법(MAGNET AND METHOD FOR MANUFACTURING A MAGNET)은 광감성 유리 조성물 및 그의 제조 방법을 개시하고 있다.

그러나, 이들 종래 기술은 본 발명의 금속/페라이트 적층 자석 및 그의 제조 방법을 개시하거나 제시하고 있지 않다.

본 발명은 새로운 금속/자기 매체(예를 들면 페라이트) 적층 자석(metal/magnetic (e. g. ferrite) laminate magnet)에 대한 구조 및 그의 제조 방법에 관한 것이다.

따라서, 본 발명의 목적은 금속/페라이트 적층 자석을 양호한 실시예로서 제공할 구조 및 그의 제조 방법을 제공하고자 하는 것이다.

본 발명의 다른 목적은 디스플레이를 전자 비임(electron beam)을 수신하는 다중-인(multi-phosphors)(적, 녹, 청의 인)을 가진 유리판을 생성하기 위한 마스크(mask)를 제공하고자 하는 것이다.

본 발명의 또다른 목적은 자기 적층에 의해 하나 이상의 시준된 전자 비임(collimated beam(s) of electrons)을 얻을 수 있게 하는 구조를 제공하고자 하는 것이다.

본 발명의 또다른 목적은 어떠한 전자 감응성 프로세스(electron sensitive process)에 의해서도 사용될 수 있는 구조를 제공하고자 하는 것이다.

본 발명의 또다른 목적은 전자 및/또는 전자 비임의 안내를 위한 다수의 개구(opening)를 가진 적층 금속/페라이트 자석을 제공하고자 하는 것이다.

도 1은 금속/페라이트 적층 자석에 의해서 전자 비임을 캐소드로부터 디스플레이 패널 쪽으로 향하게 한 본 발명의 양호한 실시예를 도시한 도면.

도 2는 캐소드 면 쪽에서 본 적층 자석에 대한 저면도 또는 배면도.

도 3은 최종 애노드 면 쪽에서 본 적층 자석에 대한 평면도 또는 정면도.

도 4 내지 10은 본 발명의 양호한 실시예 특히 금속/페라이트 적층 자석의 한가지 제조 방법을 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

5: 금속 시트

6: 포토레지스트

7, 41, 43, 65, 155: 홀 또는 개구

10, 90: 유리판

13, 113, 121: 유전체

15, 115: 페라이트

20: 캐소드

30: 전자 비임

40: 그리드

42, 44: 도체

50,52,54: 편향 애노드

60: 자석

61,63: 표면

70: 픽셀 웰

80: 인

95: 최종 애노드

105: 금속판

109, 119, 129, 159: 적층 구조

151: 금속형 판

156: 매체 블라스트

157: 입자

본 발명의 일 실시예에 따른 금속/페라이트 적층 자석(metal/ferrite laminate magnet) 제조 방법은,

(a) 제1 표면 및 제2 표면을 가진 금속 시트(metal sheet)내에 적어도 하나의 개구(opening)를 형성하는 단계와,

(b) 상기 금속 시트의 제1 표면에 적어도 하나의 페라이트 층을 고착시키는 단계와,

(c) 상기 금속 시트의 제2 표면에 적어도 하나의 유전체 층을 고착시키는 단계와,

(d) 상기 페라이트 층 및 상기 유전체 층을 통해 개구를 형성하되 이 개구의 적어도 일부분이 상기 금속 시트 내 개구의 적어도 일부분과 중첩(overlap)되게 형성함으로써, 금속/페라이트 적층 자석을 형성하는 단계

를 포함한다.

본 발명의 다른 실시예에 따른 전자 공급원은 적어도 하나의 캐소드 수단(cathode means) 및 적어도 하나의 금속/페라이트 적층 자석을 포함하며, 상기 자석은 그의 양 자극(opposite poles) 간에서 연장하는 다수의 자기 채널(magnetic channel)을 가지며, 상기 각각의 채널은 상기 캐소드 수단으로부터 수신되는 전자가 타겟(target) 쪽으로 흐를 수 있게 한다.

본 발명의 특징은 새로운 것으로서 믿어지며, 본 발명의 구성요소 특성은 특허청구범위에서 특히 기술된다. 도면은 예시 목적만을 위한 것으로서 정확한 비율로 도시한 것은 아니다. 또한, 도면에서 동일한 부호는 동일한 특징요소를 나타낸다. 그러나, 구성 및 동작 방법에 관한 본 발명 자체는 도면과 더불어 다음의 상세 설명을 참조하는 것에 의해 가장 잘 이해될 것이다.

본 발명에 따르면, 캐소드 수단(cathode means) 및 적층 자석(laminate magnet)을 구비한 전자 공급원이 제공된다. 적층 자석은 그의 양 자극간에서 연장하는 다수의 채널(channel)을 통해 관통된다. 각 채널은 캐소드 수단으로부터 수신된 전자를 타겟(target) 쪽으로 배향시키거나 안내한다.

본 발명의 일 실시예에 따르면, 전자 공급원은 캐소드 수단과 자석간에 배치된 그리드 전극 수단(grid electrode means)을 구비하여 캐소드 수단으로부터의 전자 흐름을 자석 채널 내로 제어한다.

자석 채널은 양호하게는 2차원 어레이의 행렬로 자석 내에 배치된다.

양호하게는, 그리드 전극 수단이 다수의 평행한 행 도체 및 이와 직교하고 그로부터 절연된 다수의 평행한 열 도체를 구비하며, 각 채널은 행 도체와 열 도체간의 여러 다른 교차부(different intersection)에 위치한다.

그리드 전극 수단은 자석과 마주하는 캐소드 수단의 면 위에 배치될 수도 있고, 또는 캐소드 수단과 마주하는 자석의 면 위에 배치될 수도 있다.

캐소드 수단은 전계 방출 소자(field emission device)와 같은 콜드 방출 소자(cold emission device)를 구비할 수도 있고, 또는 포토캐소드(photocathode)를 구비할 수도 있다. 본 발명의 몇가지 실시예에서는, 캐소드가 열이온 방출 소자(thermionic emission device)를 구비할 수도 있다.

본 발명의 특히 양호한 실시예에서, 각 채널은 그의 길이를 따라 형상 및/또는 면적이 변하는 단면을 가질 수도 있다.

본 발명의 양호한 실시예에서, 각 채널은 테이퍼진(tapered) 채널이며, 캐소드 수단과 마주하는 채널의 단부는 가장 큰 표면적을 갖는다.

적층 자석은 양호하게는 페라이트를 포함한다. 본 발명의 몇가지 실시예에서, 자석은 세라믹(ceramic) 재료를 포함할 수도 있다. 본 발명의 양호한 실시예에서, 자석은 또한 결합제(binder)를 포함할 수도 있다. 결합제는 유기질 또는 무기질(organic or inorganic)일 수도 있다. 양호하게는, 결합제는 제조 및 이용 시의 최적한 특성을 위해 유리 형성 산화물(glass forming oxides)을 함유하는 무기질 유리 조성물(inorganic glass composite)을 포함한다.

본 발명의 양호한 실시예에서, 채널은 원형의 단면을 가진다. 본 발명의 다른 실시예에서, 채널의 단면은 장방형 또는 다각형(rectangular or polygonal)일 수도 있다. 각 채널의 코너 및 에지(corners and edges)는 또한 둥글게 될 수도 있다(chamfered or radiussed).

자석은 관통 구멍을 가진 박판들의 적층체(stack of perforated lamination)를 포함할 수도 있으며, 각 박판(lamination)의 관통 구멍(perforations)은 인접 박판의 관통 구멍과 정렬되어 적층체(stack)를 통해 채널이 계속되게 한다. 박판 적층체는 박판들의 유사 자극(like poles)들이 서로 마주하게 되도록 배열된다. 박판들 사이에는 이격부재(spacer)가 삽입되어 적층체의 렌즈 효과(lens effect)를 향상시킨다.

자석의 적어도 일면 위에는 절연층이 피착되어 플래쉬오버(flashover)가 감소되게 할 수도 있다.

본 발명의 양호한 실시예는 캐소드로부터 먼 쪽에 있는 자석의 면 위에 배치된 애노드 수단(anode means)을 구비하여 채널로부터 방출되는 전자를 편향시킨다.

애노드 수단은 양호하게는 채널 열들(columns of channels)에 평행한 다수의 애노드를 포함하며, 이들 애노드는 제각기 서로 다른 채널 열에 대응하는 애노드 쌍들을 포함하며, 이 애노드 쌍들의 각 쌍은 제1 및 제2 애노드를 포함하는데 이들 제1 및 제2 애노드는 제각기 대응하는 애노드 열(the corresponding columns of anodes)의 양측을 따라 연장하며, 제1 애노드들은 상호접속되고 제2 애노드들은 상호접속된다. 양호하게는, 애노드가 채널을 부분적으로 에워싼다.

본 발명의 특히 양호한 실시예는 제1 및 제2 애노드를 횡단하는 편향 전압을 인가하는 수단을 구비하여 채널로부터 나오는 전자 비임을 편향시킨다.

본 발명의 일 실시예에 따른 디스플레이 장치는, 후술하는 유형의 전자 공급원과, 전자 공급원으로부터 전자를 수신하는 스크린 ― 이 스크린은 캐소드로부터 먼 쪽에 있는 자석의 면과 마주하는 인 코팅물(phosphor coating)을 가짐 ― 과, 그리드 전극 수단 및 애노드 수단에 제어 신호를 공급하여 캐소드로부터 채널을 통한 인 코팅물로의 전자 흐름을 선택적으로 제어함으로써 스크린 상에 생성하는 수단과, 자석을 횡단하는 전압 구배(voltage gradient)를 공급하여 채널내의 전자를 가속하는 수단과, 요구되는 전압으로 인 스크린에 대해 전자를 가속하는 수단을 구비한다.

본 발명의 다른 실시예에 따른 디스플레이 장치는, 후술하는 유형의 전자 공급원과, 전자 공급원으로부터 전자를 수신하는 스크린 ― 이 스크린은 캐소드로부터 먼 쪽에 있는 자석의 면과 마주하는 인 코팅물(phosphor coating)을 가지며, 인 코팅물은 여러 다른 인들로 이루어진 그룹을 다수개 포함하며, 이들 그룹은 반복 패턴으로부터 배열되며, 각 그룹은 서로 다른 채널에 대응함 ― 과, 그리드 전극 수단 및 애노드 수단에 제어 신호를 공급하여 캐소드로부터 채널을 통한 인 코팅물로의 전자 흐름을 선택적으로 제어하는 수단과, 애노드 수단에 편향 신호를 공급하여 채널로부터 나오는 전자를 인 그룹의 적정한 인에 순차적으로 배향시킴으로써 스크린 상에 영상을 생성하는 수단을 구비한다.

편향 수단은 양호하게는 채널들로부터 나오는 전자들을 적, 녹, 청, 적, … 또는 적, 녹, 적, 청 … 의 반복 시퀀스로(in repetitive sequence Red, Green, Blue, Red … or Red, Green, Red, Blue … ) 적정한 인들에 대해 어드레싱(address)하도록 배열된다. 선택적으로, 편향 수단은 양호하게는 채널들로부터 나오는 전자들을 적, 녹, 청, 적, … 또는 적, 녹, 적, 청 … 의 반복 시퀀스로 적정한 인들에 대해 어드레싱하도록 배열될 수도 있다.

본 발명의 디스플레이 장치에 대한 양호한 예들은 인 코팅물에 가장 근접한 자기판 위에 배치된 최종 애노드 층을 포함한다.

스크린은 적어도 하나의 방향에서 궁형(arcuate)이며, 상호 인접한 제1 애노드들 간의 상호접속 수단 및 상호 인접한 제2 애노드들 간의 상호접속 수단은 제각기 저항성 요소(resistive element)를 포함한다.

본 발명의 디스플레이 장치에 대한 특히 양호한 예들은 애노드 수단에 인가되는 DC 레벨을 동적으로 변화시키는 수단을 구비하여 자기 채널로부터 나오는 전자를 스크린 상의 인 코팅물과 정렬시킨다.

본 발명의 디스플레이 장치에 대한 몇가지 예들은 인 코팅물에 인접한 알루미늄 백킹수단(aluminum backing)을 포함할 수도 있다.

본 발명의 컴퓨터 시스템은, 메모리 수단과, 이 메모리 수단에 데이터에 대해 데이터의 전달을 행하기 위한(for transferring data to and from said memory means) 데이터 전달 수단과, 메모리 수단에 저장된 데이터를 처리하는 프로세서 수단과, 후술하는 전자 공급원을 포함하여 프로세서 수단에 의해 처리된 데이터를 디스플레이하는 디스플레이 장치를 구비한다.

또한, 본 발명의 프린트-헤드(print-head)는 후술하는 전자 공급원을 구비한다. 또한, 본 발명의 서류 처리 장치(document processing apparatus)는 프린트-헤드와, 이 프린트-헤드에 데이터를 공급하는 수단을 구비하여 프린트된 기록을 데이터에 따라 생성한다.

본 발명의 또다른 실시예에 따른 트라이오드(triode) 디바이스는, 캐소드 수단과, 양 자극간에서 연장하는 다수의 채널에 의해 관통된 적층 자석 ― 각 채널은 캐소드로부터 수신된 전자들을 전자 비임으로서 형성함 ― 과, 캐소드 수단과 자석간에 배치되어 캐소드 수단으로부터 채널 내로의 전자 흐름을 제어하는 그리드 수단과, 캐소드로부터 먼 쪽에 있는 자석의 면상에 배치되어 채널을 통해 인을 함유한 유리판 쪽으로 전자를 가속하는 애노드 수단을 구비한다.

본 발명의 또다른 실시예에 따른 전자 비임 시준기(collimator) 제조 방법은, 관통된 금속판인, 유전체 및 페라이트를 함유하는 조성물의 관통된 그린 시트(greensheets of dielectric and ferrite containing compositions)를 형성하는 단계와, 금속 전극 도체 및 복합 자기 구조(composite magnetic structure)를 형성하여 원하는 특성의 적층 자석을 생성하는 단계를 포함한다.

이 방법은 분말 층의 형성 전에 결합제와 페라이트를 혼합하는 단계를 포함할 수도 있다. 양호하게는, 결합제가 유리 입자를 포함한다.

이 방법은 자석의 관통된 면 위에 애노드 수단을 피착하는 단계를 포함할 수도 있다.

양호하게는, 이 방법은 애노드 수단을 보유지지하는 면으로부터 먼 쪽에 있는 자석의 면상에 제어 그리드 수단을 피착하는 단계를 포함할 수도 있다.

애노드 수단을 피착하는 단계들 및 제어 그리드 수단을 피착하는 단계들 중의 적어도 하나는 포토리소그라피(photolithography)를 포함할 수도 있다. 이와는 달리, 도금, 스크린 인쇄 또는 디캘 전사(decal transfer)가 애노드 수단 및 제어 그리드 수단을 피착하는데 사용될 수도 있다.

본 발명의 또다른 실시예에 따른 디스플레이 장치 제조 방법은, 후술하는 프로세서에 따른 전자 공급원을 제조하는 단계와, 애노드 수단을 보유지지하는 자석의 면에 인접하게 인으로 코팅된 스크린(phosphor coated screen)을 위치시키는 단계와, 캐소드 수단과 자석간의 공간 및 자석과 스크린간의 공간을 소기시키는(evacuating) 단계를 포함한다.

본 발명의 또다른 실시예에 따른 다수의 픽셀을 가진 디스플레이 스크린의 픽셀(pixel)들을 어드레싱(addressing)하기 위한 방법 ― 각 픽셀은 일렬의(in line) 연속적인 제1, 2 및 3 서브-픽셀을 가짐 ― 은, 픽셀들 중의 서로 다른 픽셀에 제각기 대응하는 다수의 전자 비임을 발생하는 단계와, 각 전자 비임을 편향시켜 제2 픽셀, 제1 픽셀, 제2 픽셀, 제3 픽셀의 시퀀스로 대응하는 픽셀의 서브-픽셀들에 대한 반복적인 어드레싱을 행하기 위한 단계를 포함한다.

도면을 참조하면, 도 1에서, 본 발명의 칼라 자기 매트릭스 디스플레이는, 캐소드(20)를 지지하는 제1 판(10), 예를 들면, 유리판(10)과, 캐소드(20)와 마주하는 적어도 하나의 인 픽셀이나 도트(phosphor pixel or dot) 또는 스트라이프(strip)(80) 예를 들면 순차적 배열의 적, 녹 및 청 인 스트라이프(80)로 된 적어도 하나의 코팅물(coating)을 지지하는 제2 판(90) 예를 들면 유리판(90)을 구비한다. 인 스트라이프(80)는 양호하게는 고전압 인이다. 인 코팅물(80) 위에는 최종 애노드 층(95)이 배치된다.

유리판(90)과 유리판(10) 간에는 적층 자석(60)이 배치된다. 자석(60)은 하면 또는 제1 면(61)과 상면 또는 제2 면(63)을 가지며 2차원 매트릭스의 관통 구멍 또는 픽셀 웰(well)(70)에 의해서 관통된다.

인 스트라이프(80)와 마주하는 자석(60)의 면 위에는 애노드(50)들의 어레이가 형성되는데, 디스플레이 동작의 설명 목적상, 이 면(63)을 자석(60)의 상면이라 하겠다. 픽셀 웰(70) 매트릭스의 각 열과는 한 쌍의 애노드(50)가 연관된다. 각 쌍의 애노드는 대응하는 픽셀 웰 열의 양측을 따라 연장한다. 캐소드(20)와 마주하는 자석(60)의 면 위에는 제어 그리드(40)가 형성된다. 디스플레이 동작의 설명 목적상, 이 면(61)을 자석(60)의 하면이라 하겠다.

제어 그리드(40)는 열 방향으로 자석 면(61)을 가로질러 연장하는 제1 그룹의 제어 그리드 도체(42)와 행 방향으로 자석 면(61)을 가로질러 연장하는 제2 그룹의 제어 그리드 도체(44)를 구비하여 각 픽셀 웰(70)이 행 그리드 도체(44)와 행 그리드 도체(42)와의 여러 다른 조합의 교차부에 위치되도록 한다. 후술하는 바와 같이, 판(10) 및 (90)와 자석(60)은 함께 밀봉되며 그다음 전체 조립체는 소기된다.

동작에 있어서, 전자들은 캐소드(20)로부터 방출되어 전자 비임(30)으로서 형성되며 제어 그리드(40)쪽으로 끌어 당겨진다. 제어 그리드(40)는 각 픽셀 웰(70)내로 전자가 선택적으로 들어 갈 수 있게 하는 행렬 매트릭스 어드레싱 메카니즘을 제공한다. 전자 비임(30)은 그리드(40)를 통과하여 어드레싱된 픽셀 웰(70)내로 들어간다. 각 픽셀 웰(70)내에는 자계가 있다. 도 10에 도시한 바와 같이 픽셀 웰(70)의 상부에 있는 금속판(105)은 픽셀 웰(70)을 통해 전자를 가속하며, 한 쌍의 애노드(50)는 픽셀 웰(70)을 통해 나오는 전자 비임(30)을 선택적으로 측방향으로 편향시킨다. 전자 비임(30)은 그다음 유리판(90) 위에 형성된 고전압 애노드 쪽으로 가속되어 고속의 전자 비임(30)으로 생성되는데, 이 고속의 전자 비임은 충분한 에너지를 가지므로 고전압 애노드 내로 침투하여 그 하부의 인(80)에 도달함으로써 그 결과 광이 출력된다. 고전압 애노드는 전형적으로 10㎸로 유지된다.

이같은 목적 상, 애노드(50)가 인(80)과 동일한 전위를 갖게 하여 그들 간의 전계가 일정하게 되도록 하는 것으로 가정하였다. 이 구성은 저전압 인의 사용 시에 용인될 수 있다. 그러나, 본 발명의 양호한 실시예에서는, 고전압 인이 사용되므로 최종 애노드(95)가 편향 애노드(50)보다 훨씬 높은 전위를 갖게 해야 한다. 이렇게 함으로써, 전자 비임(30)이 애노드(50) 근방에서 떠난 후 최종 애노드(95) 쪽으로 계속 가속될 것이며, 전자 비임(30)은 인(80)에 충돌하기 전에 그의 경로가 변경될 것이다. 애노드(50)와 최종 전극(95) 간의 가속 전계는 애노드(50)의 편향 효과를 감소시키므로, 애노드(50)의 길이가 증가될 수 있음과 동시에 상당한 수의 전자들이 그들과 충돌하는 위험이 없게 된다. 따라서, 편향 애노드를 제조하는 동안 디스플레이의 제조 공차에 대한 예민성이 감소된다.

다시 도 1을 참조하면, 상기한 자석(60)내의 관통 구멍(70)은 자속 선들이 근접될 수 있게 함으로써 픽셀 웰(70)내에 자계가 제공된다. 양호하게는, 자석(60)을 값싸게 제조하고, 비전도성으로 함으로써 전도성 트랙 제조용의 기판을 형성할 수 있게 하고, 기계적으로 강인하게 하고, 열적으로 안정되게 하고, 너무 무겁지 않게 하며, 전체 디스플레이 치수에 맞게 제조될 수 있게 해야 한다.

이러한 특성들 중의 적어도 몇가지는 적층 페라이트 재료로 형성되는 자석(60)에 의해서 맞출 수도 있다.

전술한 바와 같이, 디스플레이는 캐소드 수단(20), 그리드 또는 게이트 전극(40) 및 애노드(50)를 갖는다. 따라서, 이 구성은 트라이오드(triode) 구조로서 간주될 수 있다. 캐소드 수단(20)으로부터의 전자 흐름은 그리드(40)에 의해서 조절됨으로, 애노드(50)로 흐르는 전류가 제어된다. 주목해야 할 것은 디스플레이의 휘도(brightness)가 인(80)에 충돌하는 전자의 속도 및 수에 좌우된다는 것이다. 전형적으로, 최종 애노드(30)는 일정한 전위(즉 약 10㎸)로 유지되며, 이 전위의 애노드로의 전자 가속은 그 전자가 충분한 에너지를 갖게 하여 인으로부터 적당한 광자(photon)가 방출될 수 있게, 즉, 에너지 변환이 행해 질 수 있게 한다.

상기한 바와 같이, 자석(60)은 트라이오드의 형성에 필요한 다양한 도체가 위에 피착되는 기판으로서 작용한다. 자석(60)의 상면(63) 위에는 편향 애노드(50)가 피착되며, 자석(60)의 하면(61) 위에는 제어 전극(40)이 제공된다. 이들 도체의 치수는 현재의 평판(flat panel) 기술 예를 들면 액정 또는 전계 방출 디스플레이에 이용되는 것들에 비해 비교적 크다. 이 도체들은 수많은 통상의 후막 또는 박막 기술들 중의 어떤 것에 의해 자석(60) 위에 바람직하게 피착될 수도 있다.

캐소드 수단(20)은 전계 방출 팁(tip) 또는 전계 방출 시트(무정형 다이아몬드 또는 실리콘) 어레이를 포함할 수도 있는데, 이 경우에는 제어 그리드(40)를 전계 방출 소자 기판 위에 형성할 수도 있다. 이와는 달리, 캐소드 수단(20)은 플라즈마 또는 고온 영역(hot area) 캐소드를 포함할 수도 있는데, 이 경우에는 제어 그리드(40)를 후술하는 바와 같이 자석의 하면(61) 위에 형성할 수도 있다. 페라이트 복합 자석의 장점은 그것이 캐리어로서 작용하여 정밀한 정렬을 필요로 하는 디스플레이의 모든 구조를 지지할 수 있다는 것이다.

본 발명의 다른 실시예에서는, 캐소드 수단(20)이 포토캐소드(photocathode)를 포함한다.

상술한 바와 같이, 제어 그리드(40)는 비임 전류를 제어하여 휘도를 제어한다. 본 발명의 어떤 실시예들에서, 디스플레이는 디지탈 비디오에 대해서만 즉 그레이 스케일(gray scale)이 없이 온 또는 오프(on or off)되는 픽셀에 대해서만 응답할 수도 있다. 이러한 경우, 단일 그리드(40)가 비임 전류를 적당히 제어한다. 그러나, 이러한 디스플레이의 응용은 제한적이며, 일반적으로는 아날로그 또는 그레이 스케일 형태의 제어가 바람직하다. 따라서, 본 발명의 다른 실시예들에서는, 두개의 그리드를 제공하는데, 이들 중의 하나는 블랙 레벨(black level)의 설정 또는 바이어싱을 위한 것이고 다른 하나는 개개 픽셀의 휘도를 설정하기 위한 것이다. 이러한 이중 그리드 구성은 또한 픽셀의 매트릭스 어드레싱을 수행할 수도 있는데, 이 경우에서는 캐소드의 변조가 곤란하다.

본 발명의 디스플레이가 통상의 CRT와 다른 점은, CRT 디스플레이의 경우에는 한번에 하나의 픽셀만이 빛을 발하는 반면에 본 발명의 경우에는 전체 행 또는 열이 빛을 발한다는 것이다. 본 발명의 또다른 장점은 행렬 구동기의 이용에 있다. 전형적인 LCD의 경우에는 디스플레이의 적, 녹 및 청 채널의 각각에 대해 구동기가 필요하나, 본 발명의 경우에는 3개의 칼라에 대해 하나의 픽셀 웰(70)(즉 그리드)만이 필요하다. 상기한 비임 인덱싱(beam-indexing)과 조합해 볼 때, 이것은 구동기 요건이 통상의 LCD에 비해 1/3로 감소됨을 의미한다. 또다른 장점은 능동 LCD의 경우 전도성 트랙들이 스크린 상에 제조되는 반도체 스위치들 사이를 통과한다는 것이다. 이들 트랙은 광을 방출하지 않기 때문에, 그들의 크기가 사용자의 눈에 보이지 않도록 제한된다. 본 발명의 디스플레이에 있어서, 모든 트랙은 인(80) 밑이나 자석(60) 밑에 숨겨진다. 인접 픽셀 웰들(60)간의 비교적 큰 공간 덕분에, 그들 트랙은 비교적 크게 될 수 있다. 따라서, 캐패시턴스 효과가 쉽게 극복될 수 있다.

인(80)의 상대적 효율에 의해 적어도 부분적으로 게이트 구조의 구동 특성이 결정된다. 비임 인덱싱 시스템의 동작에 관계되는 전압을 감소시키는 한가지 방법은 스캐닝 규약(scanning convention)을 변경하는 것이다. 본 발명의 양호한 실시예에서는, RGBRGB … 의 통상적인 스캐닝이 아니라 인 스트라이프 패턴에서 가장 비효율적인 인이 두개의 효율적인 인들 사이에 위치하도록 스캐닝을 행한다. 따라서, 가장 비효율적인 인이 예를 들어 R이면, BRGRBRGR … 의 패턴을 따른다.

본 발명의 양호한 실시예에서, 불변의 DC 전위차를 편향 애노드(50)의 양단간에 도입한다. 이 전위는 전위차계의 조정에 의해 변경되어 인(80)과 픽셀 웰(70) 간의 어떠한 잔류 오정렬도 수정될 수 있게 한다. 2차원 오정렬은 위로부터 아래로 행을 스캐닝할 때 변조를 변화시킴으로써 보상될 수 있다.

전술한 바와 같이, 본 발명의 양호한 실시예에는 CRT 및 LCD 기술에 이용된 것들과는 다른 픽셀 어드레싱 기법이 사용된다. 통상의 CRT 디스플레이에서는, 한 데이터 라인에 대해서는 수평 방향으로 또한 연속 데이터 라인에 대해서는 수직 방향으로 전자 비임을 스캐닝하는 것에 의해서 픽셀을 어드레싱한다. 단일 픽셀에 대한 실제적인 인 여기(exiting) 기간은 매우 짧으며, 연속 여기들 간의 기간은 길다(즉 디스플레이의 프레임 주파수는 낮다). 따라서, 각 픽셀로부터의 광 출력은 제한적이다. 그레이 스케일은 비임 전류 밀도를 변화시켜서 얻는다. 통상의 능동 매트릭스 LCD에서, 각 픽셀은 제각기의 스위칭 트랜지스터를 가진 3개의 서브-픽셀(적, 녹 및 청)로 이루어진다. 칼라 선택은 행 또는 열 구동에 근거한다. 그러나, 전통적으로, 칼라 선택은 열 구동에 근거한다. 비디오 공급원으로부터의 비디오 데이터는 한개 행들에 상당하는 양(즉, VGA 그래픽의 경우 640 × 3 서브-픽셀)이 누적될 때까지 시프트 레지스터 내로 클럭킹된다. 데이터는 그다음 각 열에 대한 DAC로서도 작용하는 저장장치에 병렬로 전송된다. 전형적으로, 3-비트 및 6-비트 DAC가 이용된다. 행 구동기들은 어드레싱될 행을 선택하다. 칼라당 3-비트 그레이 스케일의 경우, 512개의 칼라가 이용될 수 있다. 이것은 1-비트의 임시적 디더링(temporal dither)에 의해서 4096개의 칼라로 확장될 수 있다. 4096개 칼라를 초과하는 더이상의 확장은 소프트웨어 공간적 디더링에 의해서 도입될 수 있다. 칼라당 6-비트 그레이 스케일의 경우, 262,144개의 칼라가 이용될 수 있으며, 이것은 소프트웨어 공간적 디더링에 의해서 도입될 수 있다. 광 출력은 백-라이트(back-light) 효율, 편광 손실, 셀 구멍 및 칼라 필터 손실의 함수이다. 전형적으로, 전송 효율은 단지 4%이다.

본 발명의 양호한 실시예에서, 칼라 선택은 비임 인덱싱에 의해 수행된다. 이러한 비임 인덱싱을 용이하게 하기 위해, 라인 주파수를 정상 주파수 보다 3배 빠르게 하고 R, G 및 B 라인을 순차적으로 멀티플렉싱한다. 이와는 달리, 프레임 주파수는 정상 주파수 보다 3배 빠르게 하고 필드 순차 칼라를 이용할 수도 있다. 알아야 할 것은 필드-순차 스캐닝은 디스플레이에 관해 이동하는 시청자에게 못마땅한 가시 효과가 생길 수도 있다는 것이다. 본 발명의 디스플레이에 있어서 중요한 특징으로는 다음과 같은 것들이 있다.

1. 각 픽셀이 단일 픽셀 웰(70)에 의해서 발생된다.

2. 픽셀의 칼라가 3원 칼라(three primary colors)의 각각에 인가되는 상대적인 구동 세기에 의해서 결정된다.

3. 인(80)이 전면판(faceplate)(90) 상에 스트라이프로 피착된다.

4. 3원 칼라들이 그리드 제어에 동기된 비임 인덱싱 시스템을 통해 스캐닝된다.

5. 전자 비임이 고전압 인을 여기하는데 사용된다.

6. 그레이 스케일이 각 픽셀 웰 바닥의 그리드 전압(결국은 전자 비임 밀도)을 제어함으로써 얻어진다.

7. 전체 행 또는 열이 동시에 어드레싱된다.

8. 필요에 따라, 최소 효율의 인(80)을 이중 스캐닝되어 그리드 구동 요건이 완화되게 한다.

9. 인(80)이 일정한 DC 전압으로 유지된다.

이들 특징은 통상의 평판 디스플레이에 비해 상기한 순서에 대응하는 후술하는 바와 같은 순서의 상당한 장점을 제공한다.

1. 픽셀 웰 개념에 의해 전반적인 디스플레이 제조의 복잡성이 감소된다.

2. CRT 디스플레이에서는 전자 비임 전류의 약 11% 만이 새도우 마스크를 여기시켜 인 트라이오드를 여기시키는 반면에, 본 발명의 디스플레이에서는 전자 비임 전류의 100% 또는 거의가 비임 인덱싱 시스템에 의해서 배향되는 각 인 스트라이프에 대해 활용된다. 따라서, 통상의 CRT 디스플레이에서 얻을 수 있는 것의 3배에 해당하는 33%의 전체 비임 전류 이용도(overall beam current utilization)를 얻을 수 있다.

3. 스트라이프형 인에 의해서 스트라이프의 방향에서의 모레이 간섭(Moire interference) 간섭이 방지된다.

4. 비임 인덱싱 시스템의 제어 구조 및 트랙을 자석 상면에서 용이하게 이용할 수 있는 영역에 쉽게 수용할 수 있어, 통상의 LCD에서의 본질적인 좁고도 정밀한 포토리소그라피에 대한 요건이 극복된다.

5. 고전압 인은 잘 알려진 것으로서 쉽게 얻을 수 있다.

6. 그리드 전압에 의해 아날로그 시스템을 제어하기 때문에, 각 칼라에 대한 유효 비트 수가 구동 그리드(40)에 사용되는 DAC에 의해서만 제한된다. 픽셀 웰 행마다 단 하나의 DAC만이 관련되고 디지털 /아날로그 변환에 이용할 수 있는 시간이 매우 길어, 그레이-스케일 그래뉼러티(granularity) 면에서 더욱 높은 해상도가 상업적으로 실현될 수 있다. 따라서, “트루 칼라(true color)”(24-비트 이상)를 비교적 저가로 발생시킬 수 있다.

7. 통상적인 LCD의 경우에서와 같이, 본 발명의 디스플레이는 행/열 어드레싱 기법을 이용한다. 그러나, 통상의 LCD 디스플레이와는 달리, 인의 여기 시간이 라인 주기의 1/3로 되는, 예를 들면, 해상도가 600 내지 1600 픽셀/라인인 경우 CRT 디스플레이의 것보다 200 내지 600배 더 길어지는 효과가 있다. 이 비율은 특히 해상도가 높을수록 더욱 크게 될 수 있다. 그 이유는 통상적인 CRT 디스플레이 경우에 필수적인 라인 및 프레임 플라이백 시간(flyback time)이 본 발명의 디스플레이의 경우에는 필요치 않기 때문이다. 통상적인 CRT 디스플레이에서의 라인 플라이백 시간은 전형적으로 총 라인 주기의 20%이다. 게다가, 본 발명의 디스플레이에서는 프론트 및 백 포치 시간(front and back porch times)이 불필요하므로, 다음과 같은 부가적인 장점이 얻어진다.

(a) 행/열 마다 단지 하나의 구동기만이 필요하다(통상의 칼라 LCD의 경우에는 3개가 필요함).

(b) 광 출력을 매우 높게 할 수 있다. 통상적인 CRT 디스플레이에서, 인 여기 시간이 그의 소멸 시간((decay time)에 비해서 훨씬 길다. 이는 각 프레임 스캔 동안 사이트(site) 마다 단지 하나의 광자가 방출됨을 의미한다. 본 발명의 디스플레이에서는, 여기 시간이 소멸 시간 보다 길기 때문에 각 프레임 스캔 동안 사이트마다 다수의 광자가 방출된다. 따라서, 훨씬 큰 루미넌스의 출력을 얻을 수 있는데, 이는 투사 응용 분야 및 직사 광선 중의 디스플레이 응용 분야에서 바람직하다.

(c) 그리드 스위칭 속도가 상당히 느리다. 본 발명의 디스플레이에 있어서, 자석 위에 형성된 도체들은 자계 내에서 동작하므로, 도체 인덕턴스로 인해서 원하지 않는 EMF가 발생되는데, 스위칭 속도를 낮추면 EMF가 감소되고 또한 표류(stray) 자계 및 전계가 감소된다.

8. 그리드 구동 전압은 스위칭 전자소자들의 가격에 관련된다. CMOS 스위칭 전자소자는 값쌀 수도 있으나, CMOS 레벨 신호가 또한 다른 기술 예를 들면 바이폴라 기술과 연관된 것들에 비해 항상 낮다. 따라서, LCD에서와 같이 이중 스캐닝을 행하면 예를 들어 스크린을 절반으로 분할하여 그들 분할된 두 절반부분을 병행적으로 스캐닝하면, 매력적인 저가의 구동 기술이 제공된다. 그러나, LCD 기술에서와는 달리, 본 발명의 디스플레이에서의 이중 스캐닝은 휘도가 두배로 되게 한다.

9. 저전압 FED에서는 인 전압을 스위칭하여 픽셀 어드레싱을 제공한다. 인 스트라이프의 피치(pitch)가 작은 경우, 이 기법에서는 스트라이프들 간에 상당한 전계 스트레스가 도입된다. 그러므로, 전기적 파괴의 위험이 없는 중 또는 고 해상도의 FED를 얻지 못할 수도 있다. 그러나, 본 발명의 디스플레이에서는 , 인들이 통상의 CRT에서와 같이 단일의 DC 최종 애노드 전압으로 유지된다. 본 발명의 양호한 실시예들에서는, 알루미늄 백킹수단(aluminum backing)을 인 위에 배치하여 전하 축적을 방지함으로써 휘도를 향상시킨다. 전자 비임은 충분한 에너지를 가짐으로써 알루미늄 층내로 침투하여 하부의 인으로부터 광자가 방출되게 한다.

도 2는 캐소드 면(20) 쪽에서 본 적층 자석(60)에 대한 저면 또는 배면(61)을 도시한 도면으로서, 이로부터 볼 수 있듯이, 열 도체(42)내의 홀 또는 개구(41) 및 행 도체(44)내의 홀 또는 개구(43)는 자석(60)의 홀 또는 개구(65)와 정렬된다.

도 3은 인 스크린(80/90) 면 쪽에서 본 적층 자석(600에 대한 평면 또는 정면(63)을 도시한 도면으로서, 이로부터 볼 수 있듯이, 애노드(50)는 제1 편향 애노드(52) 및 제2 편향 애노드(54)를 갖는다. 제1 편향 애노드(52)는 전자 비임(30)을 한 방향으로 조정, 배향 또는 편향시키며, 제2 편향 애노드(54)는 전자 비임(30)을 동일 또는 다른 방향으로 조정, 배향 또는 편향시킨다.

도 4 내지 10은 본 발명의 금속/페라이트 적층 자석의 한가지 제조 방법을 도시한 도면이다. 도 4에는 롤(rolled) 자석 시트(5)가 도시되는데, 이 시트는 바람직하게 약 1000℃까지의 산화 분위기를 견뎌 낼 수 있다. 이 금속 시트(5) 위에는 포토레지스트(photoresist)(6)가 도포되며, 이 포토레지스트(6)는 그 내에 홀(7)의 패턴이 생성되게 노광되고 현상된다. 그다음, 금속 시트(5) 및 현상된 포토레지스트(6)는 에칭제 중에 배치되는데, 이 에칭제는 포토레지스트(6)에 의해서 보호되지 않은 영역내의 금속만을 에칭시킨다. 이렇게 함으로써, 도 5에서 명백히 볼 수 있는 바와 같이 금속 시트(5) 내에 원하는 홀(65) 어레이가 생성되어 관통된 금속 시트(105)가 제공된다.

그다음, 금속 시트(105)로부터 포토레지스트(6)가 벗겨 내어진다. 이제 그 에칭된 금속 시트(105)를 검사하여 모든 홀(65)이 존재하는지 또한 그 홀들의 치수적 및 위치적 공차가 적절한지를 확인할 수 있다.

어떤 응용에 있어서는, 금속 시트(105)와 그에 뒤따르는 페라이트 층 및/또는 유전체 층간의 접착성이 향상되게 해야만 할 수도 있다. 이것은 금속 시트(105)의 한 표면 또는 양 표면 위에 선택된 접착 촉진 금속 또는 산화물을 피착시킴으로써 얻을 수도 있을 것이다. 그러나, 적당한 접착제를 사용하여 금속 시트(105)에 페라이트 층 및/또는 유전체 층을 고착시킬 수도 있다.

페라이트 층(15)은 페라이트 재료를 유리 분말, 유기질 결합제, 용매 및 비클(vehicle)을 조합시켜 얇은 페라이트 시트로 주조(cast)될 수 있는 슬러리(slurry)를 생성함으로써 형성한다. 얇은 페라이트 시트(15)의 생성에 이용되는 기술은 통상의 다층 세라믹 그린 시트(green sheet)의 제조에 사용되는 것과 유사하다. 건조 후, 주조된 시트를 적당한 크기로 잘라 페라이트 층(15)을 형성한다. 이 페라이트 층은 그다음의 처리를 위해 사용될 것이다.

이와 유사한 방식으로, 유전체(13)는 유전체 재료를 처리하여 슬러리로 만들고 이를 주조하여 얇은 유전체 그린 시트(13)를 형성함으로써 형성한다. 건조 후, 주조된 시트를 적당한 크기로 잘라 얇은 유전체 그린 시트(13)를 형성한다. 이 유전체 층(13)은 다른 기법 예를 들어 금속 시트(105)의 표면을 산화시키는 기법에 의해서 형성한다.

도 6에 도시한 바와 같이, 적층 구조는 에칭된 금속 시트(105)의 한 면을 얇은 유전체 그린 시트(13)와 조합하고 얇은 에칭된 금속 시트(105)의 다른 면을 얇은 그린 시트(15)와 조합하여 일차적인 “그린” 적층 구조(109)를 형성함으로써 형성한다. 적층 구조(109)는 각 층들간의 이동이 없게 되도록 고착하는 것이 바람직하다. 이 고착은 적층 구조(109)의 3개의 모든 요소 또는 층에 열 및/또는 압력을 동시에 인가하거나, 그들 층을 금속 시트(105)에 접착시킴으로써 행할 수 있다.

일차적인 “그린” 적층 구조(109)를 형성한 후, 금속 시트(105)내의 에칭된 홀(65)을 안내 수단으로서 사용하여 페라이트 그린 시트(15) 및 유전체 그린 시트(13)내에 홀을 형성하는데, 적층 구조(109)의 그린 시트 요소들 내의 홀은 당업자에게 잘 알려진 무수히 많은 기계적, 레이저 또는 전자 비임 기법에 의해서 형성될 수 있다. 이것을 도 7에 도시했다. 여기서, 일차적인 “그린” 적층 구조(109)는 페라이트 그린 시트(15) 및 유전체 그린 시트(13)내에 형성한 홀(65)에 의해 관통됨으로써, 구멍 뚫린 그린 시트(115) 및 구멍 뚫린 그린 시트(13)가 생성되는데 이들 구멍 뚫린 그린 시트(115) 및 구멍 뚫린 그린 시트(13)는 금속 시트(105)와 조합되어 구멍 뚫린 일차적인 그린 적층체(119)를 형성한다.

다수의 관통된 일차적인 “그린” 적층 구조(119)를 이차적인 “그린” 적층 구조(도 8의 129)와 조합할 수도 있는데, 이것은 그들 구조에 반복적으로 가열 및/또는 가압하거나 유기질 접착제를 사용하여 행해 질 것이다. 이 단계에서는, 각종 서브구조내의 홀(65)들이 확실하게 정렬될 수 있게 주의를 기울여야 한다.

이차적인 “그린” 적층 구조(도 8의 129)는 그 내에 존재할 수도 있는 유기질 성분이 추방 또는 분해되는 식으로 열적으로 처리된다. 이같은 열처리는 또한 도 8에서 보다 명확히 볼 수 있듯이, 페라이트 층 및 유전체 층을 제조하는데 사용되는 입자들이 합치며, 페라이트 층(115) 및 유전체 층(113)을 금속 시트(105)에 결합시키며, 페라이트 층(115)들을 서로 결합시킨다. 도 8에서는 명료성을 위해 적층 구조(129)내에 관통 홀(65)을 도시하지 않았다.

이차적인 “그린” 적층 구조(129)의 열처리는 금속 시트(115)의 영구적인 변형을 야기할 온도보다 낮은 온도에서 바람직하게 행해진다. 페라이트 분말에 부가되는 유리 상은 적층 구조의 소결을 향상시킬 것이다.

도 9에는 소결된 적층 구조를 제조하는 다른 방법이 도시되는데, 이 도면에서 도 6에 도시한 구조(109)를 적층시켜서 구조(159)를 형성한다. 이 적층된 구조(159)는 적층 구조(129)와 유사하며, 단지 금속 시트(105)내에만 홀(65)이 형성되고 페라이트 층(115) 또는 유전체 층(113)내에는 홀(65)이 없다는 점만이 다르다. 그다음 이 구조(159)를 소결시켜서 본질적으로 어떠한 유기물질도 없으며 또한 부분적으로 고밀도화된 구조(159)를 생성한다. 구조(159)의 이같은 부분적 고밀도화는 기계적 수단을 사용하여 유전체 층(113) 및 페라이트(115)를 관통하는 홀을 형성할 수 있게 하는 것이어야 한다. 홀(65)을 형성하기 위한 한가지 방법은 매체 블라스트 또는 고압 충돌 매체(media blast or pressurized impinging medium)를 사용하는 방법일 것이다. 적층 구조(159)가 어떠한 식으로도 손상을 입지 않게 하는 주의가 취해져야만 한다. 적층 구조(159)에 대한 어떠한 손상도 피하는 한가지 방법은 홀(65)에 대응하는 개구(155)를 가진 금속판 또는 코팅된 금속형 판(metal or coated metal-type plate)(151)을 충돌 매체가 부딪히게 되는 적층 구조(159)의 면에 고착시키는 방법일 것이다. 금속형 판(151)은 개구(155)를 가진 폴리머 또는 고무 백킹(156)을 또한 가질 수도 있다. 개구(155)를 통과하는 매체 블라스트(156)로부터의 입자는 개구(65) 부근의 입자에 부딪혀, 입자(157)가 제거되게 함으로써, 유전체 층(113) 및 페라이트 층(115) 내에 개구(65)가 생성되므로, 관통 홀(65)을 가진 적층 구조(129)가 제공된다. 따라서, 이제는, 소결을 행하지 않은 경우라면, 관통 홀(65)을 가진 적층 구조(129)를 소결시킬 수 있다.

소결된 적층 구조(129)의 형성후, 도 10에 명료히 도시한 바와 같이 그 구조 위에 애노드(52 및 54) 및 제1 세트의 제어 그리드 전극(42 또는 44)을 도포하거나 형성한다.

이들 전도성 금속 패턴 예를 들면 금속 패턴(42,44,52,54)을 금속 페이스트(paste)의 스크린 인쇄나, 도포된 금속 층의 광학적 또는 기계적 패터닝이나, 또는 사전패터닝된 금속 디캘(decal)을 포함하는 다수의 기법들 중의 어떤 기법에 의해 도포할 수도 있다. 금속 패턴의 도포에 사용되는 기법에 따라, 적층 구조에 대한 이후의 열처리가 필요할 수도 있다.

금속 패턴(42,44)을 사용하기 위해서는, 바람직하게는 최초 금속 패턴(42)을 소결된 적층 구조(129)에 도포한 후에 제2 세트의 제어 그리드 전극(44)을 제1 세트의 제어 그리드 전극(42 또는 44)에 직교하는 방향으로 도포할 수도 있는데, 그 이유는 그리드 전극(42) 및 그리드 전극(44) 중의 어떤 것을 먼저 형성하는 가는 중요하지 않기 때문이다. 그러나, 제2 세트의 제어 그리드 전극을 형성하기 전에, 유전체 층(121)을 제1 세트의 제어 그리드 전극(42) 위에 피착시켜서 서로 절연되게 할 수도 있다. 이 유전체 층(121)은 접착된 그린 시트의 형태로 도포될 수도 있고, 또는 표면에 분무되는 슬러리로 만들어 질 수도 있으며, 또는 당해 분야에 잘 알려진 통상의 박막 피착법에 의해 도포될 수도 있다.

유전체 층(121)의 도포에 사용되는 기법에 따라, 소결된 적층 구조(129)에 대해 다른 열처리를 가해 그 유전체 층의 분말들이 합쳐질 수 있게 할 수도 있다. 이 단계에서는 적층 구조 내에 픽셀 홀(70)을 형성하는 홀(41,43,65)이 유전체 층(121)의 도포에 의해서 변경되지 않도록 해야만 한다. 일단 유전체 층(121)을 제1 세트의 제어 그리드 전극 위에 있는 소결된 적층 구조의 표면에 도포한 후에는 제2 세트의 제어 그리드 전극에 직교하는 방향으로 도포할 수도 있다.

이들 금속 특징의 도포에는 표면 금속화에 대해서 전술한 기법들 중의 어떤 것이 이용된다.

그러나, 모든 금속 및 유전체 특징을 소결되지 않은 사전패터닝된 형태로 소결된 적층 구조에 도포할 수도 있음에 주목해야 할 것이다. 이들 특징은 그다음 제2의 소결에 의해 최초 적층 구조에 접착될 것이다.

최종 소결된 적층 구조(60)의 생성 후, 그에 대한 전기적인 검사 및 물리적인 검사를 행하고 마지막으로 페라이트 층(115)의 분극화(polarization)를 행하여 필요한 자계를 생성한다. 페라이트 층(115)의 분극화는 디바이스에 자석 적층체(60)를 조립하기 전이나 후에 행할 수도 있음을 알아야 할 것이다. 게다가, 페라이트 층(115)의 분극화는 높은 온도에서 행할 수도 있다.

본 발명에 따른 자석 적층체(60)의 한가지 장점은 전자 비임(30)이 픽셀 웰들(70)을 통과할 수 있게 개구들(65) 또는 픽셀 웰들(70)을 완전히 정렬시켜야만 하는 것은 아니라는 것이다.

자석 적층체(60)의 금속판(105)은 수많은 장점을 제공한다. 예를 들면, 그 금속판은 하전(charging)을 방지하며 표류 전자 싱크(stray electron sink)로서 작용한다. 또한, 그 금속판은 자석 적층체(60)에 기계적 강도를 제공한다. 또한, 그 금속판은 스트레스 구배(stress gradient)를 감소시킨다. 또한, 그 금속판은 치수적 안정성을 제공한다. 또한, 그 금속판은 홀 형성시 프로세스 정합(process registration)을 위해 사용된다. 어떤 응용에 있어서는, 금속판(105)을 유리판 위에 인을 형성하기 위한 마스크로서 사용할 수도 있다.

용이한 이해를 위해서 칼라 인 스트립(80)을 사용하는 양호한 실시예에 대해 설명하였으나, 본 발명은 어떠한 모노크롬(monochrome) 유형의 기술에도 적용될 수 있다. 또한, 인(80)을 예를 들면 본 발명이 실시하는 스트라이프(80)로 해야만 하는 것은 아니고 몇가지 예를 들면 인 도트(80) 또는 인 픽셀(80)로 할 수도 있음을 알아야 할 것이다.

본 발명을 특정 실시예에 관련시켜 설명하였으나, 당업자라면 전술한 설명으로부터 많은 변형, 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 범주 및 사상에 속하는 이들 변형, 변경 및 수정을 특허청구범위에 의해 포괄하고자 한다.

본 발명에 의하면, 새로운 금속/자기 매체(예를 들면 페라이트) 적층 자석이 제공되며, 또한 디스플레이를 전자 비임을 수신하는 다중-인(적, 녹, 청의 인)을 가진 유리판을 생성하기 위한 마스크가 제공되며, 또한 자기 적층에 의해 하나 이상의 시준된 전자 비임을 얻을 수 있게 하는 구조가 제공되며, 또한 어떠한 전자 감응성 프로세스(electron sensitive process)에 의해서도 사용될 수 있는 구조가 제공되며, 또한 전자 및/또는 전자 비임의 안내를 위한 다수의 개구를 가진 적층 금속/페라이트 자석이 제공된다.

Claims (72)

1. 금속/페라이트 적층 자석(metal/ferrite laminate magnet)을 제조하기 위한 방법에 있어서,

   (a) 제1 표면 및 제2 표면을 가진 금속 시트(metal sheet) 내에 적어도 하나의 개구(opening)를 형성하는 단계와,

   (b) 상기 금속 시트의 제1 표면에 적어도 하나의 페라이트 층을 고착시키는 단계와,

   (c) 상기 금속 시트의 제2 표면에 적어도 하나의 유전체 층을 고착시키는 단계와,

   (d) 상기 페라이트 층 및 상기 유전체 층을 통해 개구를 형성하되 이 개구의 적어도 일부분이 상기 금속 시트 내 개구의 적어도 일부분과 중첩(overlap)되게 형성함으로써, 금속/페라이트 적층 자석을 형성하는 단계를 포함하는 금속/페라이트 적층 자석 제조 방법.
2. 제1항에 있어서,

   상기 금속 시트 내의 적어도 하나의 개구는 상기 금속 시트 위에 적어도 하나의 포토레지스트(photoresist)를 도포하고, 상기 포토레지스트를 노광 및 현상시켜 홀 패턴(pattern of holes)을 형성한 후, 상기 금속 시트를 에칭하여 이 금속 시트 내에 적어도 하나의 개구를 형성하는 것에 의해서 형성되는 금속/페라이트 적층 자석 제조 방법.
3. 제1항에 있어서,

   상기 금속 시트 내의 적어도 하나의 개구는 레이저 비임, 전자 비임 또는 기계적 수단에 의해서 형성되는 금속/페라이트 적층 자석 제조 방법.
4. 제1항에 있어서,

   페라이트 재료를 유리 입자, 유기질 결합제 및 용매와 혼합하여 페라이트 슬러리(slurry)를 형성하는 단계와, 상기 페라이트 슬러리를 혼합, 주조(casting) 및 건조시켜 페라이트 그린 시트(green sheet)를 형성하는 단계와, 상기 페라이트 그린 시트를 블랭킹(blanking)하여 상기 적어도 하나의 페라이트 층을 형성하는 단계를 포함하는 금속/페라이트 적층 자석 제조 방법.
5. 제1항에 있어서,

   유전체 재료를 혼합하여 유전체 슬러리를 형성하는 단계와, 상기 유전체 슬러리를 혼합, 주조 및 건조시켜 유전체 그린 시트를 형성하는 단계와, 상기 유전체 그린 시트를 블랭킹하여 상기 적어도 하나의 유전체 층을 형성하는 단계를 포함하는 금속/페라이트 적층 자석 제조 방법.
6. 제1항에 있어서,

   상기 적어도 하나의 페라이트 층은 열 및/또는 압력을 인가함으로써 상기 금속 시트의 상기 제1 표면에 고착되는 금속/페라이트 적층 자석 제조 방법.
7. 제1항에 있어서,

   상기 적어도 하나의 페라이트 층은 적어도 하나의 접착제를 도포함으로써 상기 금속 시트의 상기 제1 표면에 고착되는 금속/페라이트 적층 자석 제조 방법.
8. 제1항에 있어서,

   상기 적어도 하나의 유전체 층은 열 및/또는 압력을 인가함으로써 상기 금속 시트의 상기 제2 표면에 고착되는 금속/페라이트 적층 자석 제조 방법.
9. 제1항에 있어서,

   상기 적어도 하나의 유전체 층은 적어도 하나의 접착제를 도포함으로써 상기 금속 시트의 상기 제2 표면에 고착되는 금속/페라이트 적층 자석 제조 방법.
10. 제1항에 있어서,

    적어도 하나의 전도성 금속이 상기 개구에 인접하게 고착되는 금속/페라이트 적층 자석 제조 방법.
11. 제1항에 있어서,

    자석의 관통된 면(perforated face) 위에 적어도 하나의 애노드(anode) 수단을 고착시키는 단계를 더 포함하는 금속/페라이트 적층 자석 제조 방법.
12. 제1항에 있어서,

    애노드 수단이 고착된 면으로부터 먼 쪽에 있는 자석의 면 위에 적어도 하나의 제어 그리드 수단을 고착시키는 단계를 더 포함하는 금속/페라이트 적층 자석 제조 방법.
13. 제12항에 있어서,

    상기 애노드 수단 및 상기 제어 그리드 수단은 포토리소그라피(photolithography), 스크린 인쇄 또는 디캘 전사(decal transfer), 도금 또는 접착제 패터닝(patterning)으로 이루어진 그룹으로부터 선택된 프로세스를 행하고 이어서 적어도 하나의 전도성 매체를 건조 vlckr함으로써 vlckr되는 금속/페라이트 적층 자석 제조 방법.
14. 제1항에 있어서,

    상기 개구의 단면은 원형 단면, 다각형 단면, 삼각형 단면 또는 장방형 단면으로 이루어진 그룹으로부터 선택되는 금속/페라이트 적층 자석 제조 방법.
15. 제1항에 있어서,

    상기 페라이트 층의 개구는 상기 페라이트 층을 부분적으로 소결하고 적어도 하나의 고압 충돌 매체(pressurized impinging medium)를 사용하여 적어도 하나의 홀을 생성하는 것에 의해 형성되는 금속/페라이트 적층 자석 제조 방법.
16. 제1항에 있어서,

    2개의 상기 금속/페라이트 적층 자석은, 상기 금속 시트가 페라이트 층을 샌드위치하고(sandwich) 상기 유전층이 그와 대향하는 측면 상에 있도록 서로 고착되는 금속/페라이트 적층 자석 제조 방법.
17. 제1항에 있어서,

    상기 방법은 페라이트 재료를 유리 입자, 유기질 결합제 및 용매와 혼합하여 페라이트 슬러리를 형성하는 단계를 포함하며, 상기 페라이트 슬러리는 적어도 하나의 분무(spray)를 사용하여 상기 금속 시트 위에 피착되는 금속/페라이트 적층 자석 제조 방법.
18. 제1항에 있어서,

    상기 방법은 유전체 재료를 혼합하여 유전체 슬러리를 형성하는 단계를 포함하며, 상기 유전체 슬러리는 적어도 하나의 분무를 사용하여 상기 금속 시트 위에 피착되는 금속/페라이트 적층 자석 제조 방법.
19. 제1항에 있어서,

    상기 금속 시트를 적어도 300℃로 가열하는 단계와 건조 페라이트 분말 재료를 상기 가열된 금속 시트 위에 피착하되 상기 페라이트 재료의 적어도 하나의 코팅물이 상기 금속 시트 위에 형성될 때까지 피착하는 단계를 포함하는 금속/페라이트 적층 자석 제조 방법.
20. 제1항에 있어서,

    상기 금속 시트를 적어도 300℃로 가열하는 단계와 건조 유전체 분말 재료를 상기 가열된 금속 시트 위에 피착하되 상기 유전체 재료의 적어도 하나의 코팅물이 상기 금속 시트 위에 형성될 때까지 피착하는 단계를 포함하는 금속/페라이트 적층 자석 제조 방법.
21. 제1항에 있어서,

    적어도 하나의 접착제가상기 금속 시트 위에 도포되며, 상기 금속 시트 위에는 적어도 하나의 접착제에 의해서 적어도 하나의 건조 페라이트 분말 재료 층이 접착되는 금속/페라이트 적층 자석 제조 방법.
22. 제1항에 있어서,

    적어도 하나의 접착제가 상기 금속 시트 위에 도포되며, 적어도 하나의 건조 유전체 분말 재료 층이 적어도 하나의 접착제에 의해서 상기 금속 시트 위에 접착되는 금속/페라이트 적층 자석 제조 방법.
23. 제1항에 있어서,

    상기 금속 시트의 적어도 하나의 표면은 산화되어 적어도 하나의 유전체 층을 형성하는 금속/페라이트 적층 자석 제조 방법.
24. 제1항에 있어서,

    상기 금속 시트는 임의의 표류 전자(stray electron)에 대한 전자 싱크(electron sink)인 금속/페라이트 적층 자석 제조 방법.
25. 제1항에 있어서,

    상기 금속 시트는 임의의 열적 구배(heat gradient)를 최소화하기 위한 열 확포기(heat spreader)인 금속/페라이트 적층 자석 제조 방법.
26. 제1항에 있어서,

    상기 금속 시트는 상기 적층 자석의 임의의 왜곡을 방지하는 금속/페라이트 적층 자석 제조 방법.
27. 제1항에 있어서,

    상기 금속 시트는 적어도 하나의 스크린 위에 적어도 하나의 인광(phosphor) 층을 형성하기 위한 마스크(mask)로서 사용되는 금속/페라이트 적층 자석 제조 방법.
28. 제1항에 있어서,

    상기 적층 자석은 적어도 하나의 스크린 위에 적어도 하나의 인광 층을 형성하기 위한 마스크로서 사용되는 금속/페라이트 적층 자석 제조 방법.
29. 제1항에 있어서,

    상기 금속 시트 내의 상기 홀은 상기 적층 자석의 후속 요소(subsequent components)들 내에 대응되는 홀을 형성하기 위해 사용되며, 상기 대응되게 형성된 홀 전체는 상기 금속 시트 내의 상기 홀과 정합 상태로 유지되는 금속/페라이트 적층 자석 제조 방법.
30. 디스플레이 장치를 제조하는 방법에 있어서,

    상기 제1항의 방법에 따라 전자 공급원(electron source)을 제조하는 단계와,

    인으로 코팅된 스크린(phosphor coated screen)을 애노드 수단을 보유지지하는 상기 자석의 면에 인접하게 위치시키는 단계와,

    상기 전자 공급원과 상기 자석간의 공간과 상기 자석과 상기 스크린간의 공간을 소기시키는(evacuating) 단계

    를 포함하는 디스플레이 장치 제조 방법
31. 적어도 하나의 캐소드 수단과 적어도 하나의 금속/페라이트 적층 자석을 포함하며, 상기 자석은 그의 양 자극(opposite poles) 간에서 연장되는 다수의 자기 채널을 가지며, 상기 자기 채널들의 각각은 상기 캐소드 수단으로부터 수신된 전자들이 타겟(target) 쪽으로 향하는 전자 비임으로서 흐를 수 있게 하는 전자 공급원.
32. 제31항에 있어서,

    상기 캐소드 수단과 상기 자석간에 배치되어 상기 캐소드 수단으로부터 상기 채널로의 전자 흐름을 제어하기 위한 적어도 하나의 그리드 수단을 더 포함하는 전자 공급원.
33. 제32항에 있어서,

    상기 채널은 상기 자석 내에 2차원 어레이의 행렬로 배치되는 전자 공급원.
34. 제31항에 있어서,

    상기 자석은 그리드 전극 수단을 포함하고, 상기 그리드 전극 수단은 다수의 평행한 행 도체 및 이와 직교하게 배열된 다수의 평행한 열 도체를 포함하며, 상기 각각의 채널은 행 도체와 열 도체의 서로 다른 교차부(different intersection)에 위치하는 전자 공급원.
35. 제34항에 있어서,

    상기 그리드 전극 수단은 상기 자석과 마주하는 상기 캐소드 수단의 면 위에 배치되는 전자 공급원.
36. 제34항에 있어서,

    상기 그리드 전극 수단은 상기 캐소드 수단과 마주하는 상기 자석의 면 위에 배치되는 전자 공급원.
37. 제31항에 있어서,

    상기 캐소드 수단은 전계 방출 소자(field emission device)를 포함하는 전자 공급원.
38. 제31항에 있어서,

    상기 캐소드 수단은 포토캐소드(photocathode)를 포함하는 전자 공급원.
39. 제31항에 있어서,

    상기 채널의 적어도 하나는 그의 길이에 따라 단면이 변하는 전자 공급원.
40. 제31항에 있어서,

    상기 채널의 적어도 하나는 테이퍼진(tapered) 채널이며, 가장 큰 표면적을 갖는 상기 채널의 단부는 상기 캐소드 수단과 마주하는 전자 공급원.
41. 제31항에 있어서,

    상기 채널의 단면은 원형 단면, 다각형 단면, 삼각형 단면 또는 장방형 단면으로 이루어진 그룹으로부터 선택되는 전자 공급원.
42. 제31항에 있어서,

    상기 채널 각각의 코너 및 에지(corners and edges)는 둥글게 되어 있는(chamfered) 전자 공급원.
43. 제31항에 있어서,

    상기 자석은 관통된 박판들의 적층체(stack of perforated lamination)를 포함하며, 상기 각 박판(lamination)의 관통 구멍(perforations)은 인접 박판의 관통 구멍과 정렬되어 상기 적층체(stack)를 통해 채널이 계속되게 하는 전자 공급원.
44. 제43항에 있어서,

    상기 적층체의 박판 각각은 인접 박판으로부터 이격부재(spacer)에 의해 분리되는 전자 공급원.
45. 제31항에 있어서,

    상기 금속 시트는 균일한 전자 가속(electron acceleration)을 위한 등전위 면들(equi-potential surfaces)을 제공하는 전자 공급원.
46. 제31항에 있어서,

    상기 자석의 적어도 일면 위에 피착된 적어도 하나의 절연 층을 더 포함하는 전자 공급원.
47. 제31항에 있어서,

    상기 캐소드로부터 먼 쪽에 있는 상기 자석의 면 위에 배치되어 상기 채널을 통하여 전자를 가속시키기 위한 적어도 하나의 애노드 수단을 더 포함하는 전자 공급원.
48. 제47항에 있어서,

    상기 애노드 수단은 상기 채널 열들(columns of channels)에 평행하게 연장되는 다수의 애노드를 포함하며, 상기 애노드들은 제각기 서로 다른 채널 열에 대응되는 애노드 쌍들(pairs of anodes)을 포함하고, 상기 각각의 애노드 쌍들은 제1 및 제2 애노드를 포함하고 이들 제1 및 제2 애노드는 제각기 대응하는 애노드 열(the corresponding columns of anodes)의 양측을 따라 연장되며, 상기 제1 애노드들은 상호 접속되고 제2 애노드들은 상호 접속되는 전자 공급원.
49. 제48항에 있어서,

    상기 제1 및 제2 애노드는 상기 채널의 코너를 에워싸는 측면 형성부(later formations)를 포함하는 전자 공급원.
50. 제48항에 있어서,

    상기 제1 및 제2 애노드의 양단에 편향 전압을 인가하여 상기 채널로부터 나오는 전자 비임을 편향시키기 위한 적어도 하나의 수단을 더 포함하는 전자 공급원.
51. 제31항의 전자 공급원과,

    상기 전자 공급원으로부터 전자를 수신하는 스크린 ― 이 스크린은 상기 캐소드로부터 먼 쪽에 있는 상기 자석의 면과 마주하는 인광 코팅물(phosphor coating)을 가짐 ― 과,

    상기 그리드 전극 수단 및 상기 애노드 수단에 제어 신호를 공급하여 상기 캐소드로부터 상기 채널을 통한 상기 인광 코팅물로의 전자 흐름을 선택적으로 제어하여 상기 스크린 상에 화상을 생성하기 위한 수단

    을 포함하는 디스플레이 장치.
52. 제51항에 있어서,

    상기 인광은 단일 칼라 인광을 포함하는 디스플레이 장치.
53. 제51항에 있어서,

    상기 인은 적(Red), 녹(Green) 및 청(Blue) 인을 포함하는 디스플레이 장치.
54. 제53항에 있어서,

    상기 편향 수단은 상기 채널들로부터 나오는 전자들을 적, 녹, 적, 청 … 의 반복 시퀀스로(in repetitive sequence Red, Green, Red, Blue … ) 상기 인광들의 서로 다른 하나(different ones of said phosphors)에 대해 어드레싱(address)하도록 배열되는 디스플레이 장치.
55. 제51항에 있어서,

    상기 인광 코팅물 위에 배치된 최종 애노드 층을 포함하는 디스플레이 장치.
56. 제51항에 있어서,

    상기 스크린은 적어도 하나의 방향에서 궁형(arcuate)이며, 상호 인접한 제1 애노드들 간의 각 상호접속부 및 상호 인접한 제2 애노드들 간의 각 상호접속부 각각은 저항성 요소(resistive element)를 포함하는 디스플레이 장치.
57. 제51항에 있어서,

    상기 애노드 수단에 인가되는 DC 레벨을 동적으로 변화시켜 상기 채널로부터 나오는 전자를 상기 스크린 상의 인광 코팅물과 정렬시키는 수단을 포함하는 디스플레이 장치.
58. 제51항에 있어서,

    상기 인 코팅물에 인접한 알루미늄 백킹수단(aluminum backing)을 포함하는 디스플레이 장치.
59. 제31항의 전자 공급원과,

    상기 전자 공급원으로부터 전자를 수신하는 스크린 ― 상기 스크린은 상기 캐소드로부터 먼 쪽에 있는 상기 자석의 면과 마주하는 인광 코팅물을 가지며, 상기 인광 코팅물은 서로 다른 인광들로 이루어진 그룹을 다수개(a plurality of groups of different phosphors) 포함하며, 이들 그룹은 반복 패턴으로 배열되며, 각각의 그룹은 서로 다른 채널에 대응됨 ― 과,

    상기 그리드 전극 수단 및 상기 애노드 수단에 제어 신호를 공급하여 상기 캐소드로부터 상기 채널을 통한 상기 인 코팅물로의 전자 흐름을 선택적으로 제어하는 수단과,

    상기 애노드 수단에 편향 신호를 공급하여 상기 채널로부터 나오는 전자를 상기 인광 코팅물용의 서로 다른 인광에 순차적으로 어드레싱함으로써 상기 스크린 상에 칼라 영상을 생성하는 수단

    을 포함하는 디스플레이 장치.
60. 제59항에 있어서,

    상기 인광은 단일 칼라 인광을 포함하는 디스플레이 장치.
61. 제59항에 있어서,

    상기 인광은 적(Red), 녹(Green) 및 청(Blue) 인광을 포함하는 디스플레이 장치.
62. 제61항에 있어서,

    상기 편향 수단은 상기 채널들로부터 나오는 전자들을 적, 녹, 적, 청 … 의 상기 반복 시퀀스로 상기 인광들의 서로 다른 것들에 어드레싱하도록 배열되는 디스플레이 장치.
63. 제59항에 있어서,

    상기 인광 코팅물 위에 배치된 최종 애노드 층을 포함하는 디스플레이 장치.
64. 제59항에 있어서,

    상기 스크린은 적어도 하나의 방향에서 궁형(arcuate)이며, 상호 인접한 제1 애노드들 간의 상호접속부 및 상호 인접한 제2 애노드들 간의 상호접속부 각각은 저항성 요소를 포함하는 디스플레이 장치.
65. 제59항에 있어서,

    상기 애노드 수단에 인가되는 DC 레벨을 동적으로 변화시켜 상기 채널로부터 나오는 전자를 상기 스크린 상의 인광 코팅물과 정렬시키는 수단을 포함하는 디스플레이 장치.
66. 제59항에 있어서,

    상기 인광 코팅물에 인접한 알루미늄 백킹(backing) 수단을 포함하는 디스플레이 장치.
67. 메모리 수단과,

    상기 메모리 수단에 대해 데이터의 전달을 행하기 위한(for transferring data to and from said memory means) 데이터 전달 수단과,

    상기 메모리 수단에 저장된 데이터를 처리하는 프로세서 수단과,

    상기 프로세서 수단에 의해 처리된 데이터를 디스플레이하기 위한 제51항의 디스플레이 장치

    를 포함하는 컴퓨터 시스템.
68. 메모리 수단과,

    상기 메모리 수단에 대해 데이터의 전달을 행하기 위한 데이터 전달 수단과,

    상기 메모리 수단에 저장된 데이터를 처리하는 프로세서 수단과,

    상기 프로세서 수단에 의해 처리된 데이터를 디스플레이하기 위한 제59항의 디스플레이 장치

    를 포함하는 컴퓨터 시스템.
69. 제31항의 상기 전자 공급원을 포함하는 프린트-헤드.
70. 제69항의 프린트-헤드와,

    상기 프린트-헤드에 데이터를 공급하여 상기 데이터에 따라 프린트된 기록을 생성하는 수단을 포함하는 서류 처리 장치.
71. 적어도 하나의 캐소드 수단과,

    적어도 하나의 금속/페라이트 적층 자석 ― 상기 자석은 그의 양 자극간에 연장되는 다수의 자기 채널을 가지며, 상기 자기 채널들 각각은 상기 캐소드 수단으로부터 수신된 전자들이 전자 비임으로서 흐를 수 있게 함 ― 과,

    상기 캐소드 수단과 상기 자석간에 배치되어 상기 캐소드 수단으로부터 상기 채널로의 전자 흐름을 제어하는 그리드 수단과,

    상기 캐소드로부터 먼 쪽에 있는 상기 자석의 면 상에 배치되어 상기 채널을 통해 전자를 가속하는 애노드 수단

    을 포함하는 장치.
72. 제71항에 있어서,

    상기 캐소드와 상기 자석 사이는 진공으로 유지되는 장치.