KR19980085601A - 칩 스케일 패키지 및 그 제조방법 - Google Patents

Abstract

본 발명에 의한 칩 스케일 패키지(chip scale package:CSP) 및 그 제조방법은, 반도체 칩 상에 내부 리드가 구비된 박형 플레이트를 형성하고, 금속 와이어를 이용하여 상기 반도체 칩 상면의 각 본딩 패드와 상기 내부 리드를 와이어 본딩한 후, 짧게 형성된 별도의 외부 리드를 상기 내부 리드에 전기적으로 연결시켜 주고, 상기 외부 리드의 일측 단부만이 노출되도록 상기 각 부를 성형 수지로 봉지하도록 이루어져, 패키지의 휨 현상을 최대한 억제함과 동시에 패키지의 박형화·소형화를 이룰 수 있게 되므로 고밀도 실장이 가능한 CSP를 구현할 수 있게 된다.

Description

칩 스케일 패키지 및 그 제조방법

본 발명은 칩 스케일 패키지(chip scale package:이하, CSP라 한다) 및 그 제조방법에 관한 것으로, 보다 상세하게는 대형화,고집적화된 반도체 칩이 실장된 패키지의 경박단소화를 실현하여 고밀도 실장이 가능하도록 한 CSP 및 그 제조방법에 관한 것이다.

전자기기의 박형화·소형화 추세에 따라 반도체 소자를 탑재하는 패키징(packaging) 기술도 고속, 고기능, 고밀도 실장이 요구되고 있다. 이러한 요구에 부응하여 LOC 패키지가 등장하게 되었으며, 이후에도 지속적으로 플라스틱 패키지의 박형화를 이룰 수 있는 구조가 제안되고 있다.

그러나, 반도체 패키지의 박형화가 진행됨에 따라 부수적인 여러 가지의 문제가 발생되고 있는바, 그 한가지 예로는 LOC 패키지의 휨(warpage) 현상을 들 수 있다. 이러한 패키지의 휨 현상은 반도체 패키지 내부를 구성하는 여러 재료들(예컨대, EMC, 내부 리드, 테이프, 반도체 칩 등)이 외부 온도 변화에 대하여 서로 다른 기계적 특성을 가지기 때문에 발생하는 것으로, LOC의 경우에는 반도체 칩을 기준으로 할 때, 칩의 하부에는 오직 EMC만이 있고 칩 상부에는 내부 리드와 테이프 및 EMC가 놓여지게 되므로, 칩의 상,하부가 비대칭 구조를 가지게 되어 휨 현상이 필연적으로 발생할 수밖에 없었다. 이러한 현상은 특히, 박형 패키지인 TSOP(thin small outline package)나 TQFP(thin quad flat package)인 경우에는 더욱 심각하다.

다른 예로는 상기 휨 현상에 의해 반도체 칩의 액티브층(active layer)에 가해지는 손상(damage)을 들 수 있다. LOC 패키지의 경우, 내부 리드가 반도체 칩 상면에서 테이프에 의해 부착되는 구조를 가지므로, 상기 휨 현상에 의해 상기 칩 상면의 액티브층이 열적, 기계적 손상을 받게 된다. 이러한 열적,기계적 손상은 반도체 칩의 정상적인 동작에 영향을 끼칠 뿐 아니라 심한 경우, 액티브층을 파괴(crack)시킬 정도로 반도체 칩에 스트레스를 주게 되어 전기적인 불량까지도 초래하게 된다.

또 다른 예로는 플라스틱 패키지의 소형화,박형화의 한계를 들 수 있다. 지금까지 개발된 패키지 제조 기술에 의하면, 종래 일반적으로 이용되어온 플라스틱 패키지는 패키지 면적 사이즈 대비 칩 면적 사이즈가 약 75%인 칩까지 실장이 가능한 것으로 알려져 있고, LOC 패키지의 경우에는 패키지 면적 사이즈 대비 칩 면적 사이즈가 약 87%인 칩까지 실장이 가능한 것으로 알려져 있다. 그러나, 패키지 제조시 상기에 언급된 % 정도의 고밀도 실장이 이루어질 경우, 박형 구조를 갖는 TSOP나 TQFP의 경우는 패키지의 휨 현상이 야기될 뿐 아니라 패키지 내부가 신뢰성이 매우 취약한 구조를 가지게 된다. 이를 해결하기 위하여, 최근에는 EMC의 재료 선정 및 새로운 EMC 재료 개발 등과 같은 기술이 제안되고 있지만 일단은 구조적으로 매우 취약한 특성을 가지므로 근본적인 구조 변경이 필요한 실정이다.

이에 본 발명은 상기와 같은 문제점들을 개선하기 위하여 창안된 것으로, 반도체 칩 상면에 내부 리드가 구비된 박형 플레이트를 형성해 준 뒤, 별도의 외부 리드를 상기 내부 리드에 연결시켜 주는 방식으로 패키지를 제조하여 반도체 칩 사이즈와 거의 동일한 수준으로 패키지를 소형화할 수 있도록 하므로써, 고밀도 실장이 가능하면서도 패키지의 휨 현상을 제거할 수 있도록 한 CSP 및 그 제조방법을 제공함에 목적이 있다.

도 1은 본 발명에 의한 CSP 구조를 도시한 단면도,

도 2는 도 1의 CSP를 구성하는 반도체 칩의 최상면 구조를 확대 도시한 평면도,

도 3 내지 도 3d는 반도체 칩 상에 내부 리드가 구비된 박형 플레이트를 형성하는 방법을 도시한 공정수순도,

도 4 및 도 5는 도 1에 제시된 CSP의 변형예를 도시한 단면도로서,

도 4는 외부 리드를 반도체 칩 하면 에지부에 부착한 뒤, 금속 와이어로 내부 리드와 외부 리드를 연결한 경우의 CSP 구조를 도시한 단면도,

도 5는 지그를 이용하여 외부 리드를 반도체 칩과 분리되도록 배치시킨 뒤, 금속 와이어로 내부 리드와 외부 리드를 연결한 경우의 CSP 구조를 도시한 단면도.

상기 목적을 달성하기 위하여 본 발명에서는, 중앙부에 복수개의 본딩 패드가 형성된 반도체 칩과, 상기 본딩 패드 형성부가 노출되도록 상기 반도체 칩 상에 형성된 박형 플레이트와, 상기 박형 플레이트 상에 형성되며, 외부를 향하여 방사성으로 서로 소정 간격씩 띄워진 상태로 줄지워 배치된 복수의 내부 리드와, 상기 본딩 패드와 내부 리드를 전기적으로 연결하는 금속 와이어와, 상기 내부 리드의 일측 에지부 상면에 부착된 복수의 외부 리드 및, 상기 외부 리드의 일측 단부를 제외한 상기 각 부를 봉지한 성형 수지로 이루어진 CSP가 제공된다.

상기 구조의 CSP는, 본딩 패드 형성부가 노출되도록 반도체 칩 상에 박형 플레이트를 형성하는 공정과, 상기 박형 플레이트 상에 복수개의 내부 리드를 형성하는 공정과, 상기 본딩 패드와 내부 리드를 와이어 본딩하는 공정과, 상기 내부 리드의 일측 에지부에 외부 리드를 부착하는 공정 및, 상기 외부 리드의 일측 단부를 제외한 상기 각 부를 성형 수지로 봉지하는 공정으로 제조된다.

본 발명에 있어서, 상기 CSP는 박형 플레이트 상의 내부 리드에 외부 리드가 직접 부착되는 방식 대신, 반도체 칩 하면 에지부에 외부 리드를 부착한 뒤, 금속 와이어를 이용하여 상기 내부 리드와 외부 리드를 연결해 주는 방식으로 제작할 수도 있고, 반면 상기 내부 리드와 외부 리드를 금속 와이어를 이용하여 연결하되, 상기 외부 리드가 반도체 칩 상면이나 하면에 부착되지 않은 채로 성형 수지에 봉지된 구조를 가지도록 제작해 줄 수도 있다.

상기 구조를 가지도록 CSP를 제조한 결과, 상기 CSP가 반도체 칩을 기준으로 할 때 칩의 상,하부에 성형 수지(예컨대, EMC)만이 놓여지는 대칭 구조를 가지게 되므로, 외부 온도 변화에 기인한 패키지의 휨 현상을 극소화할 수 있게 된다. 또한, 내부 리드를 칩 상에 테이프를 이용하여 부착하는 방식 대신, 칩 상면에 내부 리드가 구비된 박형 플레이트를 직접 형성시켜 주는 방식으로 패키지를 제조하므로, CSP의 두께를 극소화할 수 있게 되어 고밀도 실장이 가능하게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.

본 발명은 반도체 칩 상에 내부 리드가 구비된 박형 플레이트를 형성해 준 뒤, 별도로 제작된 외부 리드를 상기 내부 리드에 전기적으로 연결시켜 주는 방식으로 CSP를 제조하여, 패키지의 박형화·소형화를 구현함과 동시에 패키지의 휨 현상을 방지할 수 있도록 하는데 주안점을 둔 기술로서, 이를 도 1 내지 도 3에 제시된 도면을 참조하여 구체적으로 살펴보면 다음과 같다.

여기서, 도 1은 본 발명에서 제시된 CSP의 구조를 도시한 단면도를 나타내고, 도 2는 도 1의 CSP를 구성하는 반도체 칩의 최상면 구조를 확대 도시한 평면도를 나타내며, 도 3a 내지 도 3d는 반도체 칩에 내부 리드가 구비된 박형 플레이트를 형성하는 방법을 도시한 공정수순도를 나타낸다.

도 1 및 도 2에 의하면, 본 발명에서 제시된 CSP는 크게, 본딩 패드(미 도시)가 형성된 부분의 칩(100) 표면(112)이 노출되도록, 반도체 칩(100) 상에는 박형 플레이트(102)가 형성되어 있고, 상기 박형 플레이트(102) 상에는 외부를 향하여 방사형으로 서로 소정 간격씩 띄워진 상태로 줄지워 배치된 복수개의 내부 리드(104a)가 형성되어 있으며, 상기 반도체 칩(100)의 각 본딩 패드는 금속 와이어(예컨대, gold wire)(106)에 의해 박형 플레이트(102) 상에 형성된 내부 리드(104a)에 대응하여 전기적으로 연결되어 있고, 상기 내부 리드(104a)의 일측 에지부 상면에는 짧게 형성된 별도의 외부 리드(108)가 부착되어 있으며, 상기 외부 리드(108)의 소정 부분(예컨대, 일측 단부)을 제외한 상기 각 부(100),(102),(104a),(106),(108)에는 성형 수지(110)인 EMC가 봉지되어 있는 구조로 이루어져 있음을 알 수 있다.

여기서, 상기 박형 플레이트(102)는 200㎛ 이내의 두께를 갖는 Si 재질의 박막으로 형성되며, 상기 내부 리드(104a)와 외부 리드(108)로는 10㎛ 이내의 두께를 갖는 도전성 금속으로 형성된다. 이때 사용되는 도전성 금속으로는 합금(alloy) 계열의 금속이나 Cu 등을 들 수 있다.

따라서, 상기 구조의 CSP는 다음의 4 단계 공정을 거쳐 제조된다.

제 1 단계로서, 도 3a에 도시된 바와 같이 본딩 패드 형성부의 칩 표면이 소정 부분 노출되도록, 반도체 칩(100) 상에 Si 재질의 박형 플레이트(102)를 형성한 다음, 확산 공정을 이용하여 상기 박형 플레이트(102) 상에 10㎛ 이내의 두께를 갖는 도전성 금속막(예컨대, 합금 계열이나 Cu 등)(104)을 증착한다. 그 다음, 도 3b에 도시된 바와 같이 소망하는 내부 리드 형상을 갖는 마스크(또는 레티클)를 제작하고, 이를 이용한 사진식각공정으로 상기 도전성 금속막(104) 상에 감광막 패턴(114)을 형성한다. 이어, 도 3c에 도시된 바와 같이 상기 감광막 패턴(114)을 마스크로하여 그 하부의 도전정 금속막(104)을 식각처리하고, 박형 플레이트(102) 세정 공정을 실시한 다음, 도 3d에 도시된 바와 같이 상기 감광막 패턴(114)을 제거한다. 그 결과, 박형 플레이트(102) 상에 도전성 금속 재질의 내부 리드(104a)가 형성된다.

제 2 단계로서, 금속 와이어(106)를 이용하여 상기 반도체 칩(100) 상면의 각 본딩 패드와 상기 박형 플레이트(102) 상에 형성된 내부 리드(104a)가 서로 전기적으로 연결되도록 와이어 본딩을 실시한다.

제 3 단계로서, 도전성 접착제를 이용하여 짧게 형성된 외부 리드(108)를 박형 플레이트(102) 상의 내부 리드(104a) 일측 에지부에 부착시켜 준다.

제 4 단계로서, 상기 외부 리드(108)의 소정 부분을 제외한 상기 각 부(100),(102),(104a),(106),(108)를 성형 수지(110)인 EMC로 봉지하므로써, 본 공정을 완료한다. 이때, 상기 성형 수지(110)는 상기 외부 리드(108)의 일측 단부만이 외부에 노출되도록 봉지되므로, 패키지의 바닥면에서는 외부 리드(108)가 노출되지 않는다.

이와 같이 공정을 진행할 경우, CSP를 구성하는 반도체 칩(100)의 상,하부에 EMC만이 놓여지는 대칭 구조를 가지게 되므로, 외부 온도 변화에 기인한 패키지의 휨 현상을 극소화할 수 있게 된다. 또한, 내부 리드(104a)가 구비된 박형 플레이트(102)가 칩(100) 상면에 형성되므로, CSP의 두께를 극소화할 수 있게 되어 고밀도 실장이 가능하게 된다. 게다가, 성형 수지(110)인 EMC와 박형 플레이트(102)를 구성하는 Si 간의 접착력이 내부 리드와 EMC간의 접착력보다 우수하므로 패키지의 신뢰성을 향상시킬 수 있게 된다.

한편, 본 발명의 변형 실시예로서 도 1에 제시된 상기 CSP는 도 4 및 도 5에 제시된 바와 같이 금속 와이어를 이용하여 외부 리드와 내부 리드를 연결해 주는 방식으로 패키지를 제조해 줄 수도 있는데, 이를 구체적으로 살펴보면 다음과 같다.

여기서, 도 4는 외부 리드(108)가 반도체 칩(100) 하면 에지부에 부착되어져, 금속 와이어(106)에 의해 상기 외부 리드(108)와 내부 리드(104a)가 전기적으로 연결되는 구조를 갖는 CSP의 단면도를 도시한 것이고, 도 5의 경우는 외부 리드(108)가 반도체 칩(100)과 소정 간격 이격된 지점에 놓여진 상태에서, 금속 와이어(106)에 의해 상기 외부 리드(108)와 내부 리드(104a)가 전기적으로 연결되는 구조를 갖는 CSP의 단면도를 도시한 것이다.

따라서, 도 4에 제시된 CSP는 다음의 4단계 공정을 거쳐 제조된다. 이 경우, 제 1 및 제 2 단계는 도 1에 제시된 CSP의 공정과 동일하게 진행되므로 간략하게만 언급한다.

제 1 및 제 2 단계로서, 반도체 칩(100) 상에 박형 플레이트(102)와 내부 리드(104a)를 형성하고, 금속 와이어(106)를 이용하여 상기 내부 리드(104a)와 반도체 칩(100) 상면의 각 본딩 패드를 와이어 본딩한다.

제 3 단계로서, Ag가 함유된 절연성 접착제(또는 테이프)(116)를 이용하여 짧은 길이의 외부 리드(108)를 상기 칩(100) 하면 에지부에 부착시켜 준 다음, 금속 와이어(106)로 상기 내부 리드(104a)와 외부 리드(108)를 와이어 본딩한다.

제 4 단계로서, 상기 외부 리드(108)의 소정 부분(예컨대, 일측 단부)을 제외한 상기 각 부(100),(102),(104a),(106),(108)를 성형 수지(110)인 EMC로 봉지하므로써, 본 공정을 완료한다.

반면, 도 5에 제시된 CSP는 다음의 4단계 공정을 거쳐 제조된다. 이 경우 역시, 제 1 및 제 2 단계는 도 1에 제시된 CSP의 공정과 동일하게 진행되므로 간략하게만 언급한다.

제 1 및 제 2 단계로서, 반도체 칩(100) 상에 박형 플레이트(102)와 내부 리드(104a)를 형성하고, 금속 와이어(106)를 이용하여 상기 내부 리드(104a)와 반도체 칩(100) 상면의 각 본딩 패드를 와이어 본딩한다.

제 3 단계로서, 상기 반도체 칩(100)과 소정 간격 이격된 지점에 지그(미 도시)를 설치하고, 그 위에 짧은 길이의 외부 리드(108)를 올려 놓은 다음, 금속 와이어(106)를 이용하여 상기 내부 리드(104a)와 상기 외부 리드(108)를 와이어 본딩한다. 이 경우, 상기 외부 리드(108)는 도 1 및 도 4에 제시된 외부 리드(108)에 비하여 그 길이가 상대적으로 더 짧은 것이 이용된다.

제 4 단계로서, 상기 외부 리드(108) 하부에 설치된 지그를 빼낸 다음, 곧 바로 상기 외부 리드(108)의 소정 부분(예컨대, 일측 단부)을 제외한 상기 각 부(100),(102),(104a),(106),(108)를 성형 수지(110)인 EMC로 봉지하므로써, 본 공정을 완료한다.

그 결과, 도시된 바와 같이 상기 외부 리드(108)가 상기 반도체 칩(100)과 소정 간격 이격된 지점에서 금속 와이어(106)에 의해 상기 내부 리드(104a)와 연결된 상태로 성형 수지(110)에 의해 봉지되게 된다.

도 4 및 도 5에 제시된 구조를 가지도록 CSP를 제조한 경우 역시, 패키지의 휨 현상을 최대한으로 억제할 수 있게 될 뿐 아니라 CSP의 두께 또한 극소화할 수 있게 된다.

상술한 바와 같이 본 발명에 의하면, 1) 반도체 칩의 상,하부에 EMC만이 놓여지는 대칭 구조를 가지도록 CSP가 제작되므로, 열팽창률 차이에 의해 야기되는 패키지의 휨 현상을 극소화할 수 있게 되고, 2) 반도체 칩의 액티브 층에 내부 리드와 테이프가 부착되지 않으므로, 칩 상면의 액티브층에 가해지는 열적,기계적 손상을 최소화 할 수 있으며, 3) 내부 리드가 구비된 박형 플레이트가 반도체 칩 상에 형성되므로, 내부 리드의 실장 높이를 기존보다 낮게 가져갈 수 있게 되어 CSP 두께의 극소화를 이룰 수 있게 되고, 4) 패키지의 휨 현상으로 인해 사용에 제한을 받아왔던 Cu를 이용한 리드 제작이 가능하게 되며, 5) 내부 리드가 테이프에 의해 별도로 칩 상면에 부착되지 않으므로, 칩과 거의 동일한 사이즈로 패키지를 제작할 수 있게 되어 고밀도 실장이 가능하게 되고, 6) 성형 수지인 EMC와 박형 플레이트를 구성하는 Si간의 접착력이 내부 리드와 EMC간의 접착력보다 우수하므로 패키지의 신뢰성 향상시키는데 기여할 수 있게 된다.

Claims (55)

1. 중앙부에 복수개의 본딩 패드가 형성된 반도체 칩과, 상기 본딩 패드 형성부가 노출되도록 상기 반도체 칩 상에 형성된 박형 플레이트와, 상기 박형 플레이트 상에 형성되며, 외부를 향하여 방사성으로 서로 소정 간격씩 띄워진 상태로 줄지워 배치된 복수의 내부 리드와, 상기 본딩 패드와 내부 리드를 전기적으로 연결하는 금속 와이어와, 상기 내부 리드의 일측 에지부 상면에 부착된 복수의 외부 리드 및, 상기 외부 리드의 일측 단부를 제외한 상기 각 부를 봉지한 성형 수지로 이루어진 것을 특징으로 하는 칩 스케일 패키지.
2. 제 1항에 있어서, 상기 내부 리드는 합금 재질의 금속이나 Cu 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 칩 스케일 패키지.
3. 제 1항에 있어서, 상기 내부 리드는 10㎛ 이내의 두께를 갖는 것을 특징으로 하는 칩 스케일 패키지.
4. 제 1항에 있어서, 상기 박형 플레이트는 Si으로 이루어진 것을 특징으로 하는 칩 스케일 패키지.
5. 제 1항에 있어서, 상기 박형 플레이트는 200㎛ 이내의 두께를 갖는 것을 특징으로 하는 칩 스케일 패키지.
6. 제 1항에 있어서, 상기 외부 리드는 합금 재질의 금속이나 Cu 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 칩 스케일 패키지.
7. 제 1항에 있어서, 상기 외부 리드는 10㎛ 이내의 두께를 갖는 것을 특징으로 하는 칩 스케일 패키지.
8. 제 1항에 있어서, 상기 외부 리드는 도전성 접착제로 부착된 것을 특징으로 하는 칩 스케일 패키지.
9. 중앙부에 복수개의 본딩 패드가 형성된 반도체 칩과, 상기 본딩 패드 형성부가 노출되도록 상기 반도체 칩 상에 형성된 박형 플레이트와, 상기 박형 플레이트 상에 형성되며, 외부를 향하여 방사성으로 서로 소정 간격씩 띄워진 상태로 줄지워 배치된 복수의 내부 리드와, 상기 본딩 패드와 내부 리드를 전기적으로 연결하는 금속 와이어와, 상기 반도체 칩 하면 에지부에 부착되며, 상기 내부 리드와 와이어에 본딩된 복수의 외부 리드 및, 상기 외부 리드의 일측 단부를 제외한 상기 각 부를 봉지한 성형 수지로 이루어진 것을 특징으로 하는 칩 스케일 패키지.
10. 제 9항에 있어서, 상기 내부 리드는 합금 재질의 금속이나 Cu 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 칩 스케일 패키지.
11. 제 9항에 있어서, 상기 내부 리드는 10㎛ 이내의 두께를 갖는 것을 특징으로 하는 칩 스케일 패키지.
12. 제 9항에 있어서, 상기 박형 플레이트는 Si으로 이루어진 것을 특징으로 하는 칩 스케일 패키지.
13. 제 9항에 있어서, 상기 박형 플레이트는 200㎛ 이내의 두께를 갖는 것을 특징으로 하는 칩 스케일 패키지.
14. 제 9항에 있어서, 상기 외부 리드는 합금 재질의 금속이나 Cu 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 칩 스케일 패키지.
15. 제 9항에 있어서, 상기 외부 리드는 10㎛ 이내의 두께를 갖는 것을 특징으로 하는 칩 스케일 패키지.
16. 제 9항에 있어서, 상기 외부 리드는 절연성 접착제나 접착 테이프 중 선택된 어느 하나로 부착된 것을 특징으로 하는 칩 스케일 패키지.
17. 중앙부에 복수개의 본딩 패드가 형성된 반도체 칩과, 상기 본딩 패드 형성부가 노출되도록 상기 반도체 칩 상에 형성된 박형 플레이트와, 상기 박형 플레이트 상에 형성되며, 외부를 향하여 방사성으로 서로 소정 간격씩 띄워진 상태로 줄지워 배치된 복수의 내부 리드와, 상기 본딩 패드와 내부 리드를 전기적으로 연결하는 금속 와이어와, 상기 반도체 칩과 소정 간격 이격된 지점에 놓여지며, 상기 내부 리드와 와이어 본딩된 복수의 외부 리드 및, 상기 외부 리드의 일측 단부를 제외한 상기 각 부를 봉지한 성형 수지로 이루어진 것을 특징으로 하는 칩 스케일 패키지.
18. 제 17항에 있어서, 상기 내부 리드는 합금 재질의 금속이나 Cu 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 칩 스케일 패키지.
19. 제 17항에 있어서, 상기 내부 리드는 10㎛ 이내의 두께를 갖는 것을 특징으로 하는 칩 스케일 패키지.
20. 제 17항에 있어서, 상기 박형 플레이트는 Si으로 이루어진 것을 특징으로 하는 칩 스케일 패키지.
21. 제 17항에 있어서, 상기 박형 플레이트는 200㎛ 이내의 두께를 갖는 것을 특징으로 하는 칩 스케일 패키지.
22. 제 17항에 있어서, 상기 외부 리드는 합금 재질의 금속이나 Cu 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 칩 스케일 패키지.
23. 제 17항에 있어서, 상기 외부 리드는 10㎛ 이내의 두께를 갖는 것을 특징으로 하는 칩 스케일 패키지.
24. 본딩 패드 형성부가 노출되도록 반도체 칩 상에 박형 플레이트를 형성하는 공정과, 상기 박형 플레이트 상에 복수개의 내부 리드를 형성하는 공정과, 상기 본딩 패드와 내부 리드를 와이어 본딩하는 공정과, 상기 내부 리드의 일측 에지부에 외부 리드를 부착하는 공정 및, 상기 외부 리드의 일측 단부를 제외한 상기 각 부를 성형 수지로 봉지하는 공정으로 이루어진 것을 특징으로 하는 칩 스케일 패키지 제조방법.
25. 제 24항에 있어서, 상기 내부 리드는 합금 재질의 금속이나 Cu 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
26. 제 24항에 있어서, 상기 내부 리드는 10㎛ 이내의 두께로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
27. 제 24항에 있어서, 상기 박형 플레이트는 Si 재질로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
28. 제 24항에 있어서, 상기 박형 플레이트는 200㎛ 이내의 두께로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
29. 제 24항에 있어서, 상기 외부 리드는 합금 재질의 금속이나 Cu 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
30. 제 24항에 있어서, 상기 외부 리드는 10㎛ 이내의 두께로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
31. 제 24항에 있어서, 상기 외부 리드는 도전성 접착제로 부착하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
32. 제 24항에 있어서, 상기 박형 플레이트 상에 복수개의 내부 리드를 형성하는 공정은, 박형 플레이트 상에 도전성 금속막을 형성하는 공정과, 소망하는 내부 리드 형상을 갖는 마스크를 제작하는 공정 및, 상기 마스크를 이용한 사진식각공정으로 상기 도전성 금속막 상에 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로 이용하여 상기 도전성 금속막을 식각하는 공정 및, 상기 감광막 패턴을 제거하는 공정으로 이루어진 것을 특징으로 하는 칩 스케일 패키지 제조방법.
33. 제 32항에 있어서, 상기 도전성 금속막은 확산 공정으로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
34. 제 32항에 있어서, 상기 감광막 패턴을 마스크로 이용하여 상기 도전성 금속막을 식각하는 공정 진행 후, 세정 공정을 더 포함하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
35. 본딩 패드 형성부가 노출되도록 반도체 칩 상에 박형 플레이트를 형성하는 공정과, 상기 박형 플레이트 상에 복수개의 내부 리드를 형성하는 공정과, 상기 본딩 패드와 내부 리드를 와이어 본딩하는 공정과, 상기 반도체 칩 하면 에지부에 외부 리드를 부착하는 공정과, 상기 내부 리드와 상기 외부 리드를 와이어 본딩하는 공정 및, 상기 외부 리드의 일측 단부를 제외한 상기 각 부를 성형 수지로 봉지하는 공정으로 이루어진 것을 특징으로 하는 칩 스케일 패키지 제조방법.
36. 제 35항에 있어서, 상기 내부 리드는 합금 재질의 금속이나 Cu 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
37. 제 35항에 있어서, 상기 내부 리드는 10㎛ 이내의 두께로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
38. 제 35항에 있어서, 상기 박형 플레이트는 Si 재질로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
39. 제 35항에 있어서, 상기 박형 플레이트는 200㎛ 이내의 두께로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
40. 제 35항에 있어서, 상기 외부 리드는 합금 재질의 금속이나 Cu 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
41. 제 35항에 있어서, 상기 외부 리드는 10㎛ 이내의 두께로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
42. 제 35항에 있어서, 상기 외부 리드는 절연성 접착제나 접착 테이프 중 선택된 어느 하나로 부착하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
43. 제 35항에 있어서, 상기 박형 플레이트 상에 복수개의 내부 리드를 형성하는 공정은, 박형 플레이트에 도전성 금속막을 형성하는 공정과, 소망하는 내부 리드 형상을 갖는 마스크를 제작하는 공정 및, 상기 마스크를 이용한 사진식각공정으로 상기 도전성 금속막 상에 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로 이용하여 상기 도전성 금속막을 식각하는 공정 및, 상기 감광막 패턴을 제거하는 공정으로 이루어진 것을 특징으로 하는 칩 스케일 패키지 제조방법.
44. 제 43항에 있어서, 상기 도전성 금속막은 확산 공정으로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
45. 제 43항에 있어서, 상기 감광막 패턴을 마스크로 이용하여 상기 도전성 금속막을 식각하는 공정 진행 후, 세정 공정을 더 포함하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
46. 본딩 패드 형성부가 노출되도록 반도체 칩 상에 박형 플레이트를 형성하는 공정과, 상기 박형 플레이트 상에 복수개의 내부 리드를 형성하는 공정과, 상기 본딩 패드와 내부 리드를 와이어 본딩하는 공정과, 상기 반도체 칩과 소정 간격 이격된 지점에 지그를 놓고, 그 위에 외부 리드를 올려 놓는 공정과, 상기 내부 리드와 상기 외부 리드를 와이어 본딩하는 공정과, 상기 지그를 빼낸 후, 상기 외부 리드의 일측 단부를 제외한 상기 각 부를 성형 수지로 봉지하는 공정으로 이루어진 것을 특징으로 하는 칩 스케일 패키지 제조방법.
47. 제 46항에 있어서, 상기 내부 리드는 합금 재질의 금속이나 Cu 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
48. 제 46항에 있어서, 상기 내부 리드는 10㎛ 이내의 두께로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
49. 제 46항에 있어서, 상기 박형 플레이트는 Si 재질로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
50. 제 46항에 있어서, 상기 박형 플레이트는 200㎛ 이내의 두께로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
51. 제 46항에 있어서, 상기 외부 리드는 합금 재질의 금속이나 Cu 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
52. 제 46항에 있어서, 상기 외부 리드는 10㎛ 이내의 두께로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
53. 제 46항에 있어서, 상기 박형 플레이트 상에 복수개의 내부 리드를 형성하는 공정은, 박형 플레이트에 도전성 금속막을 형성하는 공정과, 소망하는 내부 리드 형상을 갖는 마스크를 제작하는 공정 및, 상기 마스크를 이용한 사진식각공정으로 상기 도전성 금속막 상에 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로 이용하여 상기 도전성 금속막을 식각하는 공정 및, 상기 감광막 패턴을 제거하는 공정으로 이루어진 것을 특징으로 하는 칩 스케일 패키지 제조방법.
54. 제 53항에 있어서, 상기 도전성 금속막은 확산 공정으로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
55. 제 53항에 있어서, 상기 감광막 패턴을 마스크로 이용하여 상기 도전성 금속막을 식각하는 공정 진행 후, 세정 공정을 더 포함하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.