KR19980084832A - Semiconductor device using trench isolation - Google Patents
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Abstract
트렌치 소자 분리(trench isolation)를 이용한 반도체 장치를 개시한다. 본 발명은 반도체 기판 내에 설정된 제1불순물 영역과 제1불순물 영역 내에 설정된 제2불순물 영역을 포함한다. 이때, 제2불순물 영역에 인접하며 상기 제2불순물 영역의 깊이에 비해 0.4㎛ 이상, 예컨대 0.5㎛ 내지 0.8㎛ 더 깊은 깊이로 형성된 트렌치와 이 트렌치를 채우는 절연층을 포함한다. 또는, 제1불순물 영역의 깊이 보다 0.1㎛ 내지 0.4㎛ 정도로 더 깊게 트렌치를 형성한다.A semiconductor device using trench isolation is disclosed. The present invention includes a first impurity region set in a semiconductor substrate and a second impurity region set in the first impurity region. At this time, the trench includes a trench adjacent to the second impurity region and formed at a depth of 0.4 μm or more, for example, 0.5 μm to 0.8 μm deeper than the depth of the second impurity region, and an insulating layer filling the trench. Alternatively, the trench is formed deeper by about 0.1 μm to 0.4 μm than the depth of the first impurity region.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 트렌치 소자 분리를 이용한 반도체 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to semiconductor devices using trench element isolation.
반도체 장치의 고집적화에 따라 반도체 장치, 예컨대 셀 트랜지스터의 크기가 점점 작아지고 있으며, 이와 함께 각 셀 트랜지스터 사이를 전기적으로 격리하기 위한 소자 분리 영역의 폭도 점차 좁아지고 있다. 소자 분리 방법으로는 국부 산화(LOCOS;Local Oxidation Of Silicon) 방법과 선택적 폴리실리콘 산화(SEPOX;Selective Polysilicon Oxidation) 방법이 널리 이용되고 있다. 이러한 소자 분리 방법은 소자 분리의 작용을 하는 절연층의 필요 면적이 넓게 요구되어 고집적화에 한계를 가지고 있다.As semiconductor devices become more integrated, the size of semiconductor devices, such as cell transistors, is becoming smaller and smaller, and the width of device isolation regions for electrically isolating each cell transistor is also narrowed. Local oxidation of silicon (LOCOS) and selective polysilicon oxide (SEPOX) methods are widely used as device isolation methods. Such a device isolation method has a high integration area since the required area of the insulating layer that functions as device isolation is widely required.
상기 반도체 장치의 고집적화에 따른 소자 분리 영역의 폭의 한계를 극복하고자 제안된 소자 분리 방법 중에 트렌치를 이용한 소자 분리 방법이 있다. 상기 트렌치 소자 분리 방법은 반도체 기판 상을 식각하여 트렌치를 형성하고, 상기 트렌치를 매몰하는 절연층을 형성하여 소자 분리를 구현한다. 상기 트렌치 소자 분리 방법은 상기 트렌치에 절연층을 형성하는 데에서 발생하는 여러 가지 문제점에 의해 반도체장치의 불량을 나타낼 수 있다.In order to overcome the limitation of the width of the device isolation region due to the high integration of the semiconductor device, there is a device isolation method using trenches. In the trench isolation method, a trench is formed by etching a semiconductor substrate, and an insulation layer for embedding the trench is formed to implement device isolation. The trench device isolation method may indicate a defect of a semiconductor device due to various problems occurring in forming an insulating layer in the trench.
도 1을 참조하여 종래의 트렌치 소자 분리를 이용한 반도체 장치의 문제점을 설명한다. 종래의 반도체장치는 반도체 기판(10) 내에 설정된 제1불순물 영역(40), 제2 불순물 영역(30) 및 제3 불순물 영역(50)을 포함한다. 예를 들어 트랜지스터 구조의 경우에 제2불순물 영역(30)은 드레인(drain) 및 소오스(source) 영역을 이룬다. 이때, 상기 제1불순물 영역(40)은 제1웰(well)이고 제3불순물 영역(50)은 제2웰이다. 또한, 상기 반도체 장치는 상기 트랜지스터 구조의 소자를 전기적으로 격리시키는 트렌치 소자 분리 영역을 가진다. 즉, 상기 제2불순물 영역(30)에 인접하게 트렌치(25)를 형성하고 그 트렌치(25)를 절연층(20)으로 채워 트렌치 소자 분리를 형성한다.Referring to FIG. 1, a problem of a semiconductor device using conventional trench device isolation will be described. The conventional semiconductor device includes a first impurity region 40, a second impurity region 30, and a third impurity region 50 set in the semiconductor substrate 10. For example, in the case of a transistor structure, the second impurity region 30 forms a drain and a source region. In this case, the first impurity region 40 is a first well and the third impurity region 50 is a second well. The semiconductor device also has a trench element isolation region that electrically isolates elements of the transistor structure. That is, the trench 25 is formed adjacent to the second impurity region 30 and the trench 25 is filled with the insulating layer 20 to form trench element isolation.
상기 트렌치(25)에 절연층(20)을 채울 때 상기 절연층(20)과 상기 반도체 기판(10), 예컨대 실리콘 기판의 실리콘과의 열팽창 계수의 차이 등에 의한 스트레스(stress)가 상기 절연층(20)과 상기 반도체 기판(10)의 계면에 발생한다. 이러한 스트레스는 상기 트렌치(25)의 하단 가장 자리 부분에 특히 집중된다. 이러한 스트레스는 식각 공정에서 유발되거나 또는 이후의 이온 주입 공정에서 발생되는 침해(damage)와 결합하여 반도체 기판 내에 전위(dislocation)를 발생시킨다. 이러한 전위는 상기 스트레스가 집중되는 상기 트렌치의 하단 가장 자리 부분에서 대부분 발생한다.When the insulating layer 20 is filled in the trench 25, stress due to a difference in thermal expansion coefficient between the insulating layer 20 and the semiconductor substrate 10, for example, silicon, is caused by the insulating layer ( 20) occurs at the interface between the semiconductor substrate 10. This stress is particularly concentrated in the lower edge portion of the trench 25. These stresses create dislocations in the semiconductor substrate in combination with damage caused by etching or subsequent ion implantation processes. This dislocation mostly occurs at the bottom edge of the trench where the stress is concentrated.
도 1에서의 A는 상기 하단 가장 자리 부분에서 발생하는 전위들의 범위를 나타낸다. 이때, 상기 전위는 상기 제2불순물 영역(30), 즉 드레인 영역이나 소오스 영역 혹은 채널(channel) 영역에까지 그 범위가 미치도록 형성될 수 있어 트랜지스터의 작동에 있어 누설 전류(leakage of current)의 발생을 일으킬 수 있다. 또한 상기 가장 자리 부분이 상기 제1불순물 영역(40), 즉 제1웰과 상기 제3불순물 영역(50), 즉 제2웰의 계면에 인접하면, 상기 집중된 스트레스에 의한 발생된 전위들의 집중에 의해 상기 계면이 취약해지며 웰 누설 전류(well leakage of current)의 발생을 일으키게 된다. 이에 따라 상기 트랜지스터 소자를 포함하는 반도체장치의 불량이 유발될 수 있다.A in FIG. 1 represents a range of dislocations occurring at the lower edge portion. In this case, the potential may be formed to extend to the second impurity region 30, that is, the drain region, the source region, or the channel region, so that a leakage of current is generated in the operation of the transistor. May cause In addition, when the edge portion is adjacent to the interface between the first impurity region 40, that is, the first well and the third impurity region 50, that is, the second well, the concentration of dislocations generated by the concentrated stress is reduced. This makes the interface brittle and causes the generation of well leakage of current. Accordingly, a failure of the semiconductor device including the transistor device may be caused.
본 발명이 이루고자 하는 기술적 과제는 상기한 바와 같은 전위에 의한 누설 전류 및 웰 누설 전류의 발생을 억제할 수 있는 트렌치 소자 분리를 이용한 반도체 장치를 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor device using trench element isolation capable of suppressing generation of leakage current and well leakage current due to the potential as described above.
도 1은 종래의 트렌치 소자 분리를 이용한 반도체 장치를 설명하기 위해서 도시한 단면도이다.1 is a cross-sectional view illustrating a conventional semiconductor device using trench device isolation.
도 2는 본 발명의 트렌치 소자 분리를 이용한 반도체 장치를 설명하기 위해서 도시한 단면도이다.2 is a cross-sectional view illustrating a semiconductor device using trench device isolation according to the present invention.
도 3과 도4는 본 발명의 효과를 설명하기 위해 도시한 불량율의 산포도들이다.3 and 4 are scatter diagrams showing a defective rate for explaining the effect of the present invention.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 내에 설정된 제1불순물 영역과 상기 제1불순물 영역 내에 설정된 제2불순물 영역을 포함한다. 이때, 상기 제1불순물 영역 및 제2불순물 영역은 N형 또는 P형의 불순물이 도핑되어 있다. 또한, 상기 제2불순물 영역에 인접하며 상기 제2불순물 영역의 깊이에 비해 0.4㎛ 내지 1.0㎛ 더 깊은 깊이로 형성된 트렌치와 상기 트렌치를 채우는 절연층을 포함한다. 또는, 상기 트렌치는 상기 제1불순물 영역의 깊이 보다 더 깊게 형성된다.In order to achieve the above technical problem, the present invention includes a first impurity region set in the semiconductor substrate and a second impurity region set in the first impurity region. In this case, the first impurity region and the second impurity region are doped with N-type or P-type impurities. The semiconductor device may further include a trench formed adjacent to the second impurity region and having a depth of 0.4 μm to 1.0 μm deeper than a depth of the second impurity region and an insulating layer filling the trench. Alternatively, the trench is formed deeper than the depth of the first impurity region.
본 발명에 따르면, 발생되는 전위가 상기 제2불순물 영역에 미치지는 것을 방지할 수 있어 상기 전위에 의한 누설 전류 및 웰 누설 전류의 발생을 억제할 수 있다. 따라서 반도체 장치의 불량을 방지할 수 있다.According to the present invention, it is possible to prevent the generated electric potential from reaching the second impurity region and to suppress the occurrence of leakage current and well leakage current due to the electric potential. Therefore, the defect of the semiconductor device can be prevented.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
도 2는 본 발명의 실시예에 의한 반도체장치를 설명하기 위하여 도시한 단면도이다.2 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.
구체적으로, 본 발명의 반도체장치는 반도체 기판(100) 내에 설정된 제1불순물 영역(400)과 상기 제1불순물 영역(400)내에 설정된 제2불순물 영역(300)을 포함한다. 또한, 상기 제2불순물 영역(300)에 인접하며 상기 제2불순물 영역(300)의 깊이에 비해 0.4㎛ 내지 1.0㎛ 더 깊은 깊이로 형성된 트렌치(250)와 상기 트렌치(250)를 채우는 절연층(200)을 포함한다.Specifically, the semiconductor device of the present invention includes a first impurity region 400 set in the semiconductor substrate 100 and a second impurity region 300 set in the first impurity region 400. In addition, an insulating layer filling the trench 250 and the trench 250 formed adjacent to the second impurity region 300 and having a depth of 0.4 μm to 1.0 μm deeper than the depth of the second impurity region 300 ( 200).
이때, 상기 제1불순물 영역(400)은 N형 또는 P형의 불순물로 도핑되어 있다. 또한, 상기 제2불순물 영역(300)은 상기 제1불순물 영역(400)에 비해 높은 불순물 농도의 N형 또는 P형의 불순물이 도핑되어 있다. 이에 따라 상기 제2불순물(300)은 트랜지스터의 드레인 영역 또는 소오스 영역이 되고, 상기 제1불순물 영역(400)은 제1웰 영역이 된다. 상기 제1불순물 영역(400)의 하부에 제3불순물 영역(500)을 더 설정할 수 있다. 이러한 제3불순물 영역(500)은 N형 또는 P형의 불순물을 포함하고 있다. 따라서 상기 제3불순물 영역(500)은 제2웰 영역이 된다.In this case, the first impurity region 400 is doped with an N-type or P-type impurity. In addition, the second impurity region 300 is doped with N-type or P-type impurities having a higher impurity concentration than the first impurity region 400. Accordingly, the second impurity 300 becomes a drain region or a source region of the transistor, and the first impurity region 400 becomes a first well region. A third impurity region 500 may be further set below the first impurity region 400. The third impurity region 500 includes an N-type or P-type impurity. Thus, the third impurity region 500 becomes a second well region.
이때, 상기 제2불순물 영역(400)의 깊이 보다 0.4㎛ 내지 1.0㎛ 더 깊은 깊이로 상기 트렌치(250)를 형성한다. 상기 트렌치(250)의 깊이를 깊게 할 수록 트렌치(250)의 종횡비(aspect ratio)가 증가하여 트렌치(250)를 형성하는 데 있어 침해(damage)가 발생하거나 절연층을 채우는 데 있어서 보이드(void) 및 심(seam) 등과 같은 문제점이 발생할 수 있으므로 바람직하게는 제2불순물 영역(400)의 깊이 보다 0.5㎛ 내지 0.8㎛ 정도로 더 깊은 깊이로 상기 트렌치(250)를 형성한다. 이와 같이 하면 상기 트렌치(250)를 채우는 절연층(200)과 상기 반도체 기판(100)과의 계면에서 발생하는 전위, 특히 상기 트렌치(250)의 가장 자리 부위에서 발생하는 전위의 영향을 미치는 범위(B)가 상기 제2불순물 영역에까지 다다르지 않아 종래와 같은 전위에 의한 누설 전류의 발생을 억제할 수 있다. 이에 따라 반도체 장치의 불량을 감소시킬 수 있다.In this case, the trench 250 is formed to a depth of 0.4 μm to 1.0 μm deeper than the depth of the second impurity region 400. As the depth of the trench 250 is deepened, an aspect ratio of the trench 250 increases to cause damage in forming the trench 250 or void to fill the insulating layer. And since a problem such as a seam (seam) may occur, the trench 250 may be formed to a depth of about 0.5 μm to 0.8 μm deeper than the depth of the second impurity region 400. In this case, a range influencing the potential generated at the interface between the insulating layer 200 filling the trench 250 and the semiconductor substrate 100, in particular, at the edge of the trench 250 ( Since B) does not reach the said 2nd impurity area | region, it can suppress generation | occurrence | production of the leakage current by the electric potential like conventionally. As a result, defects in the semiconductor device can be reduced.
또한 상기 트렌치(250)는 상기 제1불순물 영역(400)의 깊이 보다 더 깊게 형성할 수 있다. 예컨대, 상기 제1불순물 영역(400)의 깊이 보다 0.1㎛ 이상 더 깊게 형성한다. 상기 트렌치(250)의 깊이를 깊게 할수록 트렌치(250)의 종횡비가 증가하여 트렌치(250)를 형성하는 데 있어 침해가 발생하거나 절연층(200)을 채우는 데 상기 한 바와 같은 문제점이 발생할 수 있으므로 바람직하게는 0.1㎛ 내지 0.4㎛ 정도로 더 깊게 형성한다. 이와 같이 하면, 상기 제1불순물 영역(400)과 상기 반도체 기판(100)의 계면 또는 상기 제1불순물 영역(400)과 상기 제3불순물 영역(500)과의 계면 부위를 상기 트렌치(250)의 가장 자리 부위에서 이격시킬 수 있다. 따라서 상기 트렌치(250)의 가장 자리 부위에 집중되는 스트레스에 의해서 발생하는 전위들의 집중에 의해 상기 계면이 취약해지는 것을 방지할 수 있다. 따라서 전류의 웰 누설 전류(well leakage of current)의 발생을 억제할 수 있다. 이에 따라 반도체 장치의 불량을 방지할 수 있다.In addition, the trench 250 may be formed deeper than the depth of the first impurity region 400. For example, the first impurity region 400 is formed to be deeper than 0.1 μm. As the depth of the trench 250 is deepened, the aspect ratio of the trench 250 increases, so that intrusion may occur in forming the trench 250 or the above-described problem may occur in filling the insulating layer 200. More preferably, 0.1 μm to 0.4 μm. In this way, an interface between the first impurity region 400 and the semiconductor substrate 100 or an interface portion between the first impurity region 400 and the third impurity region 500 may be formed in the trench 250. It can be spaced apart at the edges. Therefore, it is possible to prevent the interface from becoming weak due to the concentration of dislocations generated by stress concentrated at the edge portion of the trench 250. Therefore, generation of well leakage of current can be suppressed. Thereby, the defect of a semiconductor device can be prevented.
도 3은 트렌치(250) 깊이가 대략 0.6㎛일 때의 반도체장치의 불량율을 나타낸 산포도이다. 이때, 사용되는 시료 뱃치(batch)는 제2불순물 영역(300)의 깊이를 대략 0.2㎛로 설정하고 제1불순물 영역(400)의 깊이를 대략 0.6㎛로 설정한 반도체장치이다. 이때, 트렌치(250)를 대략 0.6㎛의 깊이로 형성하고, 상기 트렌치(250)에 절연층(200)을 형성한다. 즉, 상기 트렌치(250)의 깊이를 상기 제2불순물 영역(300)의 깊이 보다 0.4㎛ 더 깊게 형성한 조건이다. 또한, 상기 조건에는 제1불순물 영역(400)의 깊이와 상기 트렌치(250)의 깊이를 동일하게 하는 조건도 포함된다. 이러한 시료 뱃치의 조건하에서 반도체장치의 불량을 측정하여 그 불량율을 도시하였다. 상기 불량율은 각각의 시료 뱃치에서 불량을 나타내는 시료의 숫자를 백분율로 나타낸 것이다.3 is a scatter diagram showing a defective rate of a semiconductor device when the trench 250 depth is approximately 0.6 mu m. In this case, the sample batch used is a semiconductor device in which the depth of the second impurity region 300 is set to about 0.2 μm and the depth of the first impurity region 400 is set to about 0.6 μm. In this case, the trench 250 is formed to a depth of approximately 0.6 μm, and the insulating layer 200 is formed in the trench 250. That is, the trench 250 is formed to have a depth of 0.4 μm deeper than that of the second impurity region 300. The condition may also include a condition in which the depth of the first impurity region 400 is equal to the depth of the trench 250. The defect of the semiconductor device was measured under the conditions of such a sample batch and the defect rate was shown. The defective rate is a percentage of the number of samples that indicate failure in each sample batch.
도 3을 참조하면, 각각의 시료의 뱃치에 따른 불량율의 산포 형태가 매우 불규칙적이다. 예컨대, 대략 10%의 낮은 불량율을 보이는 시료 뱃치가 있는 반면에 90%의 높은 불량율의 시료 뱃치가 보인다. 이와 같이 동일한 조건에서 불량율의 차이가 심각하게 나타난다는 것은 상기 조건이 상기 불량의 임계 조건(critical point)에 인접한다는 것을 나타낸다.Referring to FIG. 3, the distribution form of the defective rate according to the batch of each sample is very irregular. For example, there is a sample batch with a low failure rate of approximately 10% while a sample batch with a high failure rate of 90% is seen. Such a significant difference in defective rate under the same condition indicates that the condition is adjacent to the critical point of the failure.
도 4는 트렌치(250) 깊이가 대략 0.7㎛ 내지 0.8㎛일 때의 반도체장치의 불량율을 나타낸 산포도이다. 이때, 사용되는 시료 뱃치는 제2불순물 영역(300)의 깊이를 대략 0.2㎛로 설정하고 제1불순물 영역(400)의 깊이를 대략 0.6㎛로 설정한 반도체장치를 이용한다. 이때, 트렌치(250)를 대략 0.7㎛ 내지 0.8㎛의 깊이로 형성하고, 상기 트렌치(250)에 절연층(200)을 형성한다. 즉, 상기 트렌치(250)는 상기 제2불순물 영역(300)에 비해 0.5㎛ 이상 더 깊은 조건이다. 또한 상기 트렌치(250)는 상기 제1불순물 영역(400) 보다 0.1㎛ 이상 더 깊은 조건이다. 이러한 시료 뱃치의 조건하에서 반도체장치의 불량을 측정하여 그 불량율을 도시하였다. 도 4를 참조하면, 각각의 시료 뱃치에 따른 불량율의 산포의 변화가 거의 없이 일정하다. 또한, 불량율도 낮은 값, 예컨대 10% 이하의 값을 나타낸다. 즉, 상기 도 3에서 도시한 바와는 달리 낮고 안정된 불량율을 나타낸다.4 is a scatter diagram showing a defective rate of the semiconductor device when the trench 250 depth is about 0.7 µm to 0.8 µm. In this case, the sample batch used uses a semiconductor device in which the depth of the second impurity region 300 is set to about 0.2 μm and the depth of the first impurity region 400 is set to about 0.6 μm. In this case, the trench 250 is formed to a depth of approximately 0.7 μm to 0.8 μm, and the insulating layer 200 is formed in the trench 250. That is, the trench 250 is 0.5 µm deeper than the second impurity region 300. In addition, the trench 250 is 0.1 µm deeper than the first impurity region 400. The defect of the semiconductor device was measured under the conditions of such a sample batch and the defect rate was shown. Referring to FIG. 4, there is little variation in the distribution of the defective rate according to each sample batch. Moreover, the defective rate also shows a low value, for example, a value of 10% or less. That is, unlike in FIG. 3, the low and stable defective rate is shown.
상기 도 3과 도 4에서 도시한 실험적 결과는, 상기 트렌치(250)의 깊이를 상기 제2불순물 영역(300)의 깊이 보다 0.4㎛ 이상으로 깊게 형성하면, 불량율을 전체적으로 줄일 수 있음을 나타낸다. 즉, 전위에 의한 누설 전류의 발생을 방지할 수 있음을 나타낸다. 이때, 트렌치(250) 깊이를 상기 제2불순물 영역(300)의 깊이 보다 0.5㎛ 내지 0.8㎛ 더 깊은 깊이로 형성하는 것이 바람직하다. 보다 깊게 형성하는 것은 도 2를 참조하여 설명한 바와 같은 상기 트렌치(250)의 종횡비에 기인하는 식각 공정의 어려움 및 절연층을 채우는 데 있어서의 문제점을 유발한다.The experimental results shown in FIGS. 3 and 4 indicate that the defect rate can be reduced as a whole when the depth of the trench 250 is formed deeper than 0.4 μm than the depth of the second impurity region 300. In other words, it is possible to prevent the occurrence of leakage current due to the potential. In this case, the trench 250 may be formed to a depth of 0.5 μm to 0.8 μm deeper than the depth of the second impurity region 300. Forming deeper causes problems in the etching process and filling the insulating layer due to the aspect ratio of the trench 250 as described with reference to FIG. 2.
또한, 상기 제1불순물 영역(400)의 깊이 보다 깊은 깊이로 상기 트렌치(250)를 형성하면, 예컨대 상기 제1불순물 영역(400)의 깊이 보다 0.1㎛ 이상의 깊이로 상기 트렌치(250)를 형성하면, 상기 불량율을 전반적으로 감소시킬 수 있음을 나타낸다. 즉, 웰 전류 누설의 발생을 억제할 수 있어 반도체장치의 불량을 방지할 수 있음을 나타낸다. 바람직하게는 형성되는 트렌치(250)의 종횡비를 고려하여 제1불순물 영역(400)의 깊이 보다 0.1 ㎛ 내지 0.4㎛ 더 깊은 깊이로 상기 트렌치(250)를 형성한다.In addition, when the trench 250 is formed to a depth deeper than the depth of the first impurity region 400, for example, when the trench 250 is formed to a depth of 0.1 μm or more than the depth of the first impurity region 400. This indicates that the failure rate can be reduced overall. In other words, it is possible to suppress the occurrence of well current leakage, thereby preventing the failure of the semiconductor device. Preferably, the trench 250 is formed to a depth of 0.1 μm to 0.4 μm deeper than the depth of the first impurity region 400 in consideration of the aspect ratio of the trench 250 to be formed.
따라서, 상술한 본 발명에 따르면, 트렌치의 깊이를 제2불순물 영역의 깊이 보다 0.4㎛ 이상 깊게 형성함으로써 전위가 영향을 미치는 범위에서 상기 제2불순물 영역을 이격시킴으로 해서 전위에 의한 누설 전류의 발생을 억제할 수 있다. 또한 트렌치의 깊이를 제1불순물 영역, 즉 제1웰 영역의 깊이 보다 0.1㎛ 이상 깊게 형성함으로써 상기 제1웰 영역과 반도체 기판의 계면 또는 상기 제1웰 영역과 제2웰 영역간의 계면을 상기 전위가 집중되는 트렌치의 가장 자리부에서 이격시킴으로써 전류의 웰 누설 전류의 발생을 억제할 수 있다. 이와 같이 하면, 반도체 장치의 반도체 장치의 불량을 방지할 수 있다.Therefore, according to the present invention described above, the depth of the trench is formed to be 0.4 µm or more deeper than the depth of the second impurity region so that the second impurity region is spaced apart in the range in which the potential is affected. It can be suppressed. In addition, the depth of the trench is formed to be 0.1 μm or more deeper than the depth of the first impurity region, that is, the first well region, thereby forming an interface between the first well region and the semiconductor substrate or the interface between the first well region and the second well region. The spacing of the well leakage current of the current can be suppressed by being spaced apart from the edge of the trench where is concentrated. By doing in this way, the defect of the semiconductor device of a semiconductor device can be prevented.
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