KR940009583B1 - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
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Description
제 1 도는 본 발명의 제 1 실시예에 의한 반도체 장치의 구조를 도시한 단면도.1 is a cross-sectional view showing the structure of a semiconductor device according to the first embodiment of the present invention.
제 2 도는 본 발명의 제 2 실시예에 의한 반도체 장치의 구조를 도시한 단면도.2 is a cross-sectional view showing the structure of a semiconductor device according to a second embodiment of the present invention.
제 3 도는 본 발명의 제 3 실시예에 의한 반도체 장치의 구조를 도시한 단면도.3 is a cross-sectional view showing the structure of a semiconductor device according to a third embodiment of the present invention.
제 4 도는 본 발명의 실시예와 비교예에 의한 반도체 장치를 이용해서 pn 접합 누설의 분포를 측정한 시험 결과를 도시한 특성도.4 is a characteristic diagram showing test results obtained by measuring distribution of pn junction leakage using semiconductor devices according to Examples and Comparative Examples of the present invention.
제 5 도는 본 발명의 실시예와 비교예에 의한 반도체 장치를 이용해서 산화막 내압 분포를 측정한 시험 결과를 도시한 특성도.5 is a characteristic diagram showing test results obtained by measuring an oxide film withstand voltage distribution using a semiconductor device according to an embodiment of the present invention and a comparative example.
제 6 도는 본 발명의 실시예와 비교예에 의한 반도체 장치를 이용해서 소프트 에러율을 측정한 시험 결과를 도시한 특성도.6 is a characteristic diagram showing a test result of measuring a soft error rate using a semiconductor device according to an embodiment of the present invention and a comparative example.
제 7 도는 LTV 변화의 에피택셜층 의존성을 도시한 특성도.7 is a characteristic diagram illustrating epitaxial layer dependency of LTV change.
제 8 도는 생산성(원료에 대한 제품의 비율) 상대치와 LTV와의 관계를 도시한 특성도.8 is a characteristic diagram showing the relationship between productivity (ratio of product to raw material) and LTV.
제 9 도는 산소 농도 제어 가능 범위의 불순물 농도 의존성을 도시한 특성도.9 is a characteristic diagram showing an impurity concentration dependency in an oxygen concentration controllable range.
제 10 도는 종래의 반도체 장치의 구조를 도시한 단면도.10 is a sectional view showing the structure of a conventional semiconductor device.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11, 31 : p형 반도체 기판 12, 32 : n형 층11, 31: p-type semiconductor substrate 12, 32: n-type layer
13, 33 : P형 웰 14, 25, 34, 103 : P+형 불순물층13, 33: P type wells 14, 25, 34, 103: P + type impurity layer
15, 24, 35, 104 : n+형 불순물층15, 24, 35, 104: n + type impurity layer
16, 17, 26, 27, 36, 37, 105, 106 : 게이트 산화막16, 17, 26, 27, 36, 37, 105, 106: gate oxide film
18, 28, 38, 107 : 캐패시터 산화막 19, 29, 39, 108 : 필드산화막18, 28, 38, 107: capacitor oxide film 19, 29, 39, 108: field oxide film
21, 101 : n형 반도체 기판 22, 102 : p형 층21, 101: n-type semiconductor substrate 22, 102: p-type layer
23 : n형 웰23: n type well
본 발명은 디바이스가 형성되는 표면 부분의 결정 결함이나 산화막 결함을 거의 완전히 억제하는 반도체기판을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a semiconductor substrate which almost completely suppresses crystal defects and oxide film defects in the surface portion on which the device is formed, and a manufacturing method thereof.
종래의 ULSI등의 고밀도 실장화된 CMOS 디바이스에 있어서의 기판 구조를 제 10 도에 도시한다. 균일한 저항을 갖는 n형 반도체 기판(101)의 표면 부분에 섬 모양으로 p형 웰(확산영역)(102)가 형성되어 있다. 각 소자를 형성할 영역은 필드 산화막(108)에 의해 분리되어 있다. n형 반도체 기판(101)의 표면에 게이트 산화막(105) 및 게이트 전극(G1)이 형성되고 그 양단에 P+형 불순물층(103)이 형성되어 드레인 전극(D1) 및 소오스전극(S1)이 접속되어 있다. 이것에 의해 P채널 MOS형 전계 효과 트랜지스터(이하 P채널 MOS 트랜지스터라 한다)가 구성되어 있다. P형 웰(102)의 표면에는 게이트 산화막(106) 및 게이트 전극(G2), 캐패시터 산화막(107) 및 캐패시터 전극(C)가 설치되어 있다. 또한, n+형 불순물층(104)가 형성되어, 각각 소오스 전극(S2) 및 드레인 전극(D2)가 접속되어 있다. 이와 같이해서 N채널 MOS트랜지스터 및 용량이 구성되어 있다.10 shows a substrate structure of a conventional high density mounted CMOS device such as ULSI. A p-type well (diffusion region) 102 is formed in an island shape on the surface portion of the n-type semiconductor substrate 101 having a uniform resistance. The region where each element is to be formed is separated by the field oxide film 108. A gate oxide film 105 and a gate electrode G1 are formed on the surface of the n-type semiconductor substrate 101, and a P + type impurity layer 103 is formed at both ends thereof so that the drain electrode D1 and the source electrode S1 are formed. Connected. This constitutes a P-channel MOS field effect transistor (hereinafter referred to as a P-channel MOS transistor). The gate oxide film 106, the gate electrode G2, the capacitor oxide film 107, and the capacitor electrode C are provided on the surface of the P-type well 102. In addition, an n + type impurity layer 104 is formed, and the source electrode S2 and the drain electrode D2 are connected, respectively. In this way, the N-channel MOS transistor and the capacitance are configured.
그러나, 반도체 장치의 미세화가 진행됨에 따라 패턴의 단부에 결정 결함이 도입되거나, 게이트 산화막 중에 미소한 결함이 도입되어 MOS트랜지스터의 산화막 결함을 초래했었다. 패턴의 끝에 결정결합이 존재하면 접합 누설이 일어나거나, 반도체 장치가 메모리의 경우는 데이타의 보존시간이 짧아지고, 생산성이 현저히 저하하게 된다. 또 게이트 산화막 중에 결함이 존재하면 MOS트랜지스터의 동작불량을 일으키거나, 데이타 보존이 불가능하게 되고, 또 생산성 저하를 초래한다.However, as the semiconductor device has progressed in miniaturization, crystal defects have been introduced at the end of the pattern, or minute defects have been introduced in the gate oxide film, resulting in oxide defects of the MOS transistors. If a crystal bond exists at the end of the pattern, a junction leak occurs, or if the semiconductor device is a memory, the data retention time is shortened and productivity is significantly reduced. In addition, the presence of a defect in the gate oxide film may cause a malfunction of the MOS transistor, prevent data storage, or reduce productivity.
이와 같은 결정 결함의 도입은 실리콘 웨이퍼 중에 고용(固溶)되어 있는 과포화 산소에 기인하고 있다. 따라서, 결정 결함의 발생을 억제하는데는 각 디바이스가 형성되는 표면 부분의 산소 농도를 저감시킬 필요가 있고, 산소 농도를 3×1017㎝-3이하로 하면 결정 결함이나 산화막 결함을 완전히 억제할 수 있게 된다. 그런데 내부에 과포화로 산소를 함유하여 표면 부분의 산소 농도가 3×1017㎝-3이하로 되는 구조를 갖는 것에는 진성 게터링(IG) 웨이퍼나 에피택셜 웨이퍼 등이 존재한다. 그러나 IG 웨이퍼의 표면층의 산소 농도는 처리 조건이나 웨이퍼 특성에 의존하기 때문에 항상 3×1017㎝-3이하로 하기는 곤란하다. 또 에피택셜 웨이퍼는 에피택셜 성장 중에 기판이 오염되거나, 형성된 에피택셜층 중에 결함이 포함되는 등의 문제가 있다. 따라서 미세한 CMOS 디바이스를 제조하면 접합 누설 등이 발생할 위험이 있다. 이와 같이 종래는 표면층의 산소 농도를 저감시켜서 접합 누설 등의 발생을 억제하기는 곤란했다.The introduction of such crystal defects is caused by supersaturated oxygen dissolved in the silicon wafer. Therefore, in order to suppress the occurrence of crystal defects, it is necessary to reduce the oxygen concentration of the surface portion where each device is formed, and when the oxygen concentration is 3 × 10 17 cm -3 or less, crystal defects and oxide film defects can be completely suppressed. Will be. By the way, an intrinsic gettering (IG) wafer, an epitaxial wafer, etc. exist in the thing which contains oxygen by supersaturation inside, and whose oxygen concentration of a surface part becomes 3 * 10 <17> cm <-3> or less. However, since the oxygen concentration of the surface layer of the IG wafer depends on the processing conditions and the wafer characteristics, it is difficult to always be 3 × 10 17 cm -3 or less. In addition, epitaxial wafers have problems such as contamination of the substrate during epitaxial growth or defects in the formed epitaxial layer. Therefore, the manufacture of a fine CMOS device, there is a risk of junction leakage and the like. As described above, it is difficult to conventionally reduce the oxygen concentration of the surface layer to suppress the occurrence of junction leakage and the like.
본 발명은 상기 사정을 감안해서 된 것으로 것으로 디바이스 활성층의 결정품질이 우수한 미세한 디바이스를 신뢰성 높게 형성할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.This invention is made in view of the said situation, and an object of this invention is to provide the semiconductor device which can form highly reliable fine device excellent in the crystal quality of a device active layer, and its manufacturing method.
본 발명의 반도체 장치는 반도체 기판, 이 반도체 기판 상에 균일하게 형성되어 상기 반도체 기판 보다도 산소 농도가 낮고 상기 반도체 기판과는 상이한 도전형의 반도체층, 이 반도체층의 내부에 섬모양으로 형성되어 그 저면이 상기 반도체 기판 표면에서 1-20㎛ 떨어져있고 상기 반도체층과는 상이한 도전형의 웰영역 및 상기 반도체 기판과는 전기적으로 절연되어 상기 반도체층 또는 상기 웰 영역에 형성된 MOS트랜지스터 또는 용량, 또는 그 양자를 갖고 있는 것을 특징으로 한다. 상기 반도체 기판의 산소 농도는 8×1017㎝-3내지 12×1017㎝-3의 범위이고, 상기 반도체층의 산소 농도는 3×1017㎝-3이하이다. 상기 반도체층은 에피택셜 성장층(이하 에피택셜층이라 한다)이고, 그 두께는 30㎛를 넘지 않는 것을 특징으로 한다.The semiconductor device of the present invention is formed on a semiconductor substrate, the semiconductor substrate is uniform, and has a lower oxygen concentration than the semiconductor substrate, and is a conductive semiconductor layer different from the semiconductor substrate, and is formed in the shape of an island in the semiconductor layer. A well region of a conductivity type different from the semiconductor layer and having a bottom surface of 1-20 μm away from the surface of the semiconductor substrate, and an MOS transistor or capacitance formed in the semiconductor layer or the well region electrically insulated from the semiconductor substrate, or It is characterized by having both. The oxygen concentration of the semiconductor substrate is in the range of 8 × 10 17 cm −3 to 12 × 10 17 cm −3 , and the oxygen concentration of the semiconductor layer is 3 × 10 17 cm −3 or less. The semiconductor layer is an epitaxial growth layer (hereinafter referred to as an epitaxial layer), and its thickness does not exceed 30 µm.
상기 반도체 기판은 불순물 농도가 1×1014-5×1018㎝-3이다. 또 상기 웰 영역은 접합 깊이가 1-8㎛인 것이 적당하다. 또한, 본 발명의 반도체 장치의 제조 방법은 반도체 기판의 표면을 환원성 분위기 중에서 열처리하는 공정, 상기 열처리한 반도체 기판의 표면영역에 불순물을 확산해서 이 반도체 기판의 도전형과는 상이한 도전형의 반도체층을 형성하는 공정, 상기 반도체층 내에 이 반도체층과는 상이한 도전형의 웰영역을 형성하는 공정 및 상기 반도체층 내 또는 웰 영역 내에 MOS트랜지스터 또는 용량, 또는 그 양자를 형성하는 공정을 갖는 것을 특징으로 한다. 그 밖의 제조 방법으로서는 도전형이 서로 상이한 산소농도가 높은 반도체 기판 및 산소 농도가 낮은 (3×1017㎝-3이하) 반도체 기판의 접합면을 중합해서 양자를 접합하는 공정, 상기 반도체 기판 가운데 산소 농도가 낮은 반도체 기판을 연마해서 반도체층으로 하는 공정, 상기 반도체층 내에 이 반도체층과는 상이한 도전형의 웰 영역을 형성하는 공정 및 상기 반도체층 내 또는 웰 영역 내에 MOS트랜지스터 또는 용량, 또는 그 양자를 형성하는 공정을 갖는 것을 특징으로 한다. 또 본 발명에 있어서는 상기 MOS트랜지스터 및 용량은 CMOS 구조를 갖는 메모리로 구성할 수 있다.The semiconductor substrate has an impurity concentration of 1 × 10 14 -5 × 10 18 cm -3 . In addition, it is appropriate that the well region has a junction depth of 1-8 µm. In addition, in the method of manufacturing a semiconductor device of the present invention, a step of heat-treating the surface of a semiconductor substrate in a reducing atmosphere, diffusion of impurities into the surface region of the heat-treated semiconductor substrate, and a conductive semiconductor layer different from that of the semiconductor substrate Forming a well region of a conductivity type different from the semiconductor layer in the semiconductor layer, and forming a MOS transistor or a capacitor or both in the semiconductor layer or in the well region. do. As another manufacturing method, a step of polymerizing a bonding surface of a semiconductor substrate having a high oxygen concentration with a different conductivity type and a semiconductor substrate having a low oxygen concentration (3 × 10 17 cm -3 or less) to bond them together, and oxygen in the semiconductor substrate Polishing a low-concentration semiconductor substrate to form a semiconductor layer; forming a well region of a conductivity type different from the semiconductor layer in the semiconductor layer; and a MOS transistor or capacitance in the semiconductor layer or in the well region. It characterized by having a step of forming a. In the present invention, the MOS transistor and the capacitor can be constituted by a memory having a CMOS structure.
디바이스가 형성되는 표면의 활성층만 산소농도를 저감시킨 반도체층을 형성했으므로, 접합 누설 등을 효과적으로 감소시킬 수 있다. 그 제조 방법으로서는 첫째는 에피택셜층을 이용하는 방법이다. 둘째는 환원성 또는 불활성 가스 분위기 중에서 열처하여, 반사 도전형 도펀트(dopant)를 확산하는 방법이다. 셋째는 산소농도가 높은 반도체 기판에 저산소 웨이퍼를 접착해서 이것을 적층화하는 방법이다.Since only the active layer on the surface where the device is formed forms the semiconductor layer with reduced oxygen concentration, the junction leakage and the like can be effectively reduced. As a manufacturing method, the first method is to use an epitaxial layer. The second method is to heat in a reducing or inert gas atmosphere to diffuse a reflective conductive dopant. Third, a method of laminating a low oxygen wafer to a semiconductor substrate having a high oxygen concentration and stacking the same.
제 1 도를 참조하여 본 발명의 제 1 실시예를 설명한다. 도면에 도시한 것처럼, p형 실리콘 반도체 기판(11)의 표면 전체에 에피택셜 성장법에 의해 n형 반도체층(12)가 형성되어 있다. 그리고 n형 반도체층(이하 n형층이라 한다)(12)내부에 섬모양으로 p형 웰(13)이 형성되어 있고, 디바이스 활성 영역은 n형 영역[n형층(12)] 및 p형 영역[p형 웰(13)]으로 분리되어 있다. 그리고 각 소자가 형성되는 영역은 필드산화막(19)에 의해 분리되어 있다. n형층(12)의 표면에 게이트 산화막(16)을 통해 게이트 전극(G1)이 형성되고, 그 양단에 형성된 p+형 불순물층(14)에 소오스 전극(S1) 및 드레인 전극(D1)이 접속되어 P채널 MOS트랜지스터가 구성되어 있다. 한편 p형 웰(13)의 표면에는 게이트 산화막(17)을 통해 설치된 게이트 전극(G2), 캐패시터 산화막(18) 및 그 위에 캐패시터 전극(C)가 설치되어 있다. 또 n+형 불순물층(15)에 소오스 전극(S2) 및 드레인 전극(D2)가 각각 접속되어 N채널 MOS트랜지스터 및 용량이 설치되어 있다. 종래와 같이, 반도체 기판(11)의 표면에 직접 디바이스 활성 영역을 형성하는 것이 아니고 반도체 기판(11) 상에 반대 도전형의 b형층(12)를 형성하여 그 표면 부분에 디바이스 활성 영역을 형성한 구조로 되어 있다. 이와 같은 기판 구조로 하여 실리콘 결정 중에서 깊은 준위를 형성하는 금속 불순물이 디바이스 활성 영역에서 떨어진 p형 반도체 기판(11)의 내부에 흡수되어 디바이스 활성 영역이 청정화된다. 또 디바이스 활성 영역에 존재하는 n형층(12)는 에피택셜 성장법에 의해 형성되어 있기 때문에 산소 농도가 3×1017㎝-3이하로 저감되어 있고, 결정 결함이나 산화막 결함의 발생이 억제된다.A first embodiment of the present invention will be described with reference to FIG. As shown in the figure, the n-type semiconductor layer 12 is formed on the entire surface of the p-type silicon semiconductor substrate 11 by the epitaxial growth method. P-type wells 13 are formed in an n-type semiconductor layer (hereinafter referred to as n-type layer) 12, and device active regions are n-type region [n-type layer 12] and p-type region [ p-type well 13]. The region where each element is formed is separated by the field oxide film 19. The gate electrode G1 is formed on the surface of the n-type layer 12 through the gate oxide film 16, and the source electrode S1 and the drain electrode D1 are connected to the p + type impurity layer 14 formed at both ends thereof. P-channel MOS transistors are formed. On the other hand, the surface of the p-type well 13 is provided with a gate electrode G2 provided through the gate oxide film 17, a capacitor oxide film 18, and a capacitor electrode C thereon. The source electrode S2 and the drain electrode D2 are respectively connected to the n + type impurity layer 15, and an N-channel MOS transistor and a capacitor are provided. As in the related art, instead of forming the device active region directly on the surface of the semiconductor substrate 11, the b-type layer 12 of the opposite conductivity type is formed on the semiconductor substrate 11 to form the device active region on the surface portion thereof. It is structured. With such a substrate structure, metal impurities forming a deep level in the silicon crystal are absorbed into the p-type semiconductor substrate 11 away from the device active region, thereby cleaning the device active region. In addition, since the n-type layer 12 present in the device active region is formed by the epitaxial growth method, the oxygen concentration is reduced to 3x10 17 cm -3 or less, and the occurrence of crystal defects and oxide film defects is suppressed.
이어서 제 1 실시예에 관한 반도체 장치의 제조 방법을 설명한다. 인상(CZ)법(pull method)에 의해 육성되는 붕소(B)를 도프한 1-20Ω㎝의 p형 웨이퍼를 이용했다. 이 웨이퍼 표면 상에 포스핀(PH3)을 도핑가스로 해서 디클로실란(SiH2Cl2)을 소오스가스, H2를 캐리어 가스로해서 에피택셜 성장에 의해 10㎛ 두께의 n형 실리콘층을 형성했다. 표면에 레지스트를 도포하여 섬모양의 레지스트막을 에칭에 의해 형성해서 이 레지스트 막을 마스크로 해소 붕소 이온(B)을 가속전압 70kV, 도스량 1×1013개/㎠로 주입했다. 또 1200℃에서 6시간 열확산해서 p형 웰을 형성했다. 그리고 일반적으로 이용되는 MOS트랜지스터의 형성법에 의해 소자분리 영역에 국소체(局所體)로 막두께가 두꺼운 필드 산화막을 형성한 후 게이트 산화막 형성영역을 노출한다. 그 후 게이트 산화막을 형성하고, 또 소오스, 드레인이 되는 영역에 p+형 또는 n+형 불순물층을 형성해서 제 1 도에 도시한 것 같은 구조의 반도체 장치를 얻었다. 여기서 p형 웰(13)과 p형 반도체 기판(11)과의 간격이 1㎛이하로 되면 소자 동작시에 p형 웰(13)에서의 공핍층이 신장하여 p형 반도체기판(11)과 도통해서 소프트 에러 내성이 저하한다. 따라서, p형 웰(13)의 깊이를 8㎛로 해서 간격을 2㎛로 하여 p형 반도체 기판(11)과의 사이를 전기적으로 완전히 분리했다.Next, the manufacturing method of the semiconductor device which concerns on 1st Example is demonstrated. A p-type wafer of 1-20 μm cm doped with boron (B) grown by a pull method (CZ) method was used. On the wafer surface, n-type silicon layer having a thickness of 10 µm was formed by epitaxial growth using phosphine (PH 3 ) as a doping gas and diclosilane (SiH 2 Cl 2 ) as a source gas and H 2 as a carrier gas. did. A resist was applied to the surface, and an island-like resist film was formed by etching, and the boron ions B were injected at an acceleration voltage of 70 kV and a dose of 1 × 10 13 / cm 2 using the resist film as a mask. Further, thermal diffusion was performed at 1200 ° C. for 6 hours to form a p-type well. In addition, a field oxide film having a thick film is formed locally in the device isolation region by a method of forming a commonly used MOS transistor, and then the gate oxide film formation region is exposed. Thereafter, a gate oxide film was formed, and a p + type or n + type impurity layer was formed in a region serving as a source and a drain to obtain a semiconductor device having a structure as shown in FIG. If the distance between the p-type well 13 and the p-type semiconductor substrate 11 is less than or equal to 1 μm, the depletion layer in the p-type well 13 extends during the operation of the device to conduct with the p-type semiconductor substrate 11. This reduces soft error tolerance. Therefore, the depth of the p-type well 13 was 8 micrometers, and the space | interval was 2 micrometers, and it electrically isolate | separated completely with the p-type semiconductor substrate 11.
다음에, 제 2 도를 참조해서 제 2 실시예를 설명한다. 도면에 도시한 반도체 장치는 반도체 기판(21) 및 그 위에 형성된 반도체층(22)의 도전형의 제 1 도의 반도체 장치와 반전한 관계에 있다. 즉, n형 기판(21)의 표면에 에피택셜 성장법에 의해 p형 반도체층(이하 p형층이라 한다)(22)가 형성되어 있다. 이 p형 도전층(22)에 n형 웰(23)이 형성되어 있고 제 1 도의 반도체 장치와 마찬가지로 디바이스 활성 영역이 n형 영역[n형 웰(23)] 및 p형 영역[p형층(22)]로 분리되어 있다. p형층(22)에는 게이트 전극(G1)이 설치된 게이트 산화막(26), 소오스 전극(S1) 및 드레인 전극(D1)이 접속된 n+형 불순물층(24), 캐패시터 전극(C)가 접속된 캐패시터 산화막(27)이 형성되어 N채널 MOS트랜지스터 및 용량이 구성되어 있다. n형 웰(23)에는 게이트산화막(28), 게이트 전극(G2), 또 소오스 전극(S2) 및 드레인 전극(D2)가 각각 접속된 p+형 불순물층(25)가 형성되어 P채널 MOS트랜지스터가 구성되어 있다. 이 장치에서는 n형 반도체 기판(21)내의 전자가 p형층(22)와의 pn접합부를 장벽으로하여 되돌려져서 디바이스 활성 영역이 존재하는 p형 층(22)로는 확산하지 않는다. 또 p형 층(22)가 에피택셜 성장법에 의해 형성되어 있기 때문에 산소 농도가 저감되어 결정 결함이나 산화막 결함이 억제된다.Next, a second embodiment will be described with reference to FIG. The semiconductor device shown in the figure is in inverse relationship with the semiconductor device of FIG. 1 of the conductive type of the semiconductor substrate 21 and the semiconductor layer 22 formed thereon. That is, a p-type semiconductor layer (hereinafter referred to as p-type layer) 22 is formed on the surface of the n-type substrate 21 by epitaxial growth. An n-type well 23 is formed in the p-type conductive layer 22, and the device active region is formed of an n-type region [n-type well 23] and a p-type region [p-type layer 22 similarly to the semiconductor device of FIG. )]. The p-type layer 22 is connected to the n + type impurity layer 24 and the capacitor electrode C to which the gate oxide film 26 provided with the gate electrode G1, the source electrode S1, and the drain electrode D1 are connected. A capacitor oxide film 27 is formed to form an N-channel MOS transistor and a capacitor. In the n-type well 23, a p + type impurity layer 25 having a gate oxide film 28, a gate electrode G2, and a source electrode S2 and a drain electrode D2, respectively, is formed to form a P-channel MOS transistor. Is composed. In this device, electrons in the n-type semiconductor substrate 21 are returned to the p-type junction with the p-type layer 22 as a barrier and do not diffuse into the p-type layer 22 in which the device active region exists. In addition, since the p-type layer 22 is formed by the epitaxial growth method, the oxygen concentration is reduced to suppress crystal defects and oxide film defects.
다음에 제 2 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다. 제 1 실시예와는 n형 반도체 기판(21)과 p형 층(22)의 도전형이 반전해 있을 뿐이므로 제조 프로세스는 제 1 실시예와 동일하다.(Z법에 의해 성장시킨 n형 웨이퍼를 이용해서 디보란(B2H6)을 도핑가스, 수소(H2)를 캐리어로 해서 에피택셜 성장법에 의해 10㎛ 두께의 p형 실리콘층을 형성했다. 인 이온을 가속전압 150kV, 도스량 2×1013개/㎠로 주입하고, 1200℃에서 10시간 열확산시켜 n형 웰을 형성했다. 그 후 N채널 MOS트랜지스터 및 P채널 MOS트랜지스터를 형성했다. n형 웰의 깊이는 8㎛로 했다.Next, a method of manufacturing a semiconductor device according to the second embodiment will be described. Since the conductivity types of the n-type semiconductor substrate 21 and the p-type layer 22 are reversed from those of the first embodiment, the manufacturing process is the same as that of the first embodiment. (N-type wafer grown by the Z method) The p-type silicon layer having a thickness of 10 μm was formed by epitaxial growth using diborane (B 2 H 6 ) as the doping gas and hydrogen (H 2 ) as the carrier. An amount of 2 × 10 13 cells / cm 2 was injected and thermally diffused at 1200 ° C. for 10 hours to form an n-type well, and then an N-channel MOS transistor and a P-channel MOS transistor were formed. did.
다음에 제 3 도를 참조해서 제 3 실시예를 설명한다. 제 3 도에 도시한 반도체 장치는 반도체 기판 상에 형성되는 반대 도전형 반도체층의 형성방법이 상이하다. p형 반도체 기판(31)의 표면 근방의 산소 농도를 저감하기 위해 1200℃의 환원제 분위기 중에서 4시간 열처리한다. 그리고 인 이온이 가속 전압 150kV, 도스량 2×1013개/㎠로 전표면에 주입된다. 1200℃에서 12시간에 걸쳐서 열확산해서 균일한 10㎛ 두께의 n형 층(32)가 형성된다. 이 n형 층(32)의 표면에 8㎛ 두께의 p형 웰(33)이 형성되고, 디바이스 활성영역이 n형 영역[n형층(32)] 및 p형 영역[p형 웰(33)]으로 분리되어 있다. n형층(32)의 표면에는 P+형 불순물층(34) 및 게이트 산화막(36)이 형성되어 드레인전극(D1), 게이트 전극(G1) 및 소오스 전극(S1)을 갖고 있는 P채널 MOS트랜지스터가 구성되어 있고, p형 웰(33) 표면에는 n+형 불순물층(35), 게이트 산화막(37), 캐패시터 산화막(38)이 형성되어 소오스전극(S2), 게이트 전극(G2), 드레인 전극(D2) 및 캐패시터 전극(C)를 갖는 N채널 MOS트랜지스터 및 용량이 구성되어 있다. 이 장치에서는 n형 층(32)를 형성할 때에 환원성 분위기 중에서 열처리를 행하고 있기 때문에 산소 농도가 저감되어 있다. 따라서 제 1 도 또는 제 2 도에 도시한 장치와 마찬가지로 결정결함이나 산화막 결함이 억제된다.Next, a third embodiment will be described with reference to FIG. The semiconductor device shown in FIG. 3 differs in the method of forming the opposite conductive semiconductor layer formed on the semiconductor substrate. In order to reduce the oxygen concentration near the surface of the p-type semiconductor substrate 31, heat treatment is performed for 4 hours in a reducing agent atmosphere at 1200 ° C. Phosphorous ions are implanted into the entire surface at an acceleration voltage of 150 kV and a dose of 2 × 10 13 holes / cm 2. Thermal diffusion at 1200 ° C. over 12 hours to form a uniform 10 μm thick n-type layer 32. An 8-micrometer-thick p-type well 33 is formed on the surface of the n-type layer 32, and device active regions are n-type region [n-type layer 32] and p-type region [p-type well 33]. Separated by. On the surface of the n-type layer 32, a P + -type impurity layer 34 and a gate oxide film 36 are formed to form a P-channel MOS transistor having a drain electrode D1, a gate electrode G1, and a source electrode S1. On the surface of the p-type well 33, an n + -type impurity layer 35, a gate oxide film 37, and a capacitor oxide film 38 are formed so that the source electrode S2, the gate electrode G2, and the drain electrode ( An N-channel MOS transistor having a capacitor D2) and a capacitor C is formed. In this apparatus, since the heat treatment is performed in a reducing atmosphere when the n-type layer 32 is formed, the oxygen concentration is reduced. Therefore, crystal defects and oxide film defects are suppressed similarly to the apparatus shown in FIG. 1 or FIG.
다음에 p형 반도체 기판과 n형 반도체 기판을 맞붙임으로써 반도체 기판 및 그위의 산소 농도가 낮은 반도체층으로 이루어지는 반도체 웨이퍼를 형성한 제 4 실시예를 설명한다. 인상법(CZ)에 의해 성장시킨 p형 실리콘 기판 및 플로팅존법(FZ)에 의해 성장시킨 n형 실리콘 기판을 준비한다. 각 기판의 어느 한 면 또는 양방의 면을 경면(鏡面) 연마해서 표면 거칠기 500Å이하의 면을 형성한다. 양 기판은 이 면을 중합해서 접합한다. 그때 양 기판의 경면끼리를 중합시켜 1100℃에서 1시간 열처리해서 접착한다. 이 접합으로 양자의 결정 격자는 거의 일치한다. 그리고 n형 반도체 기판의 표면은 기판이 30㎛로 될 때까지 경면 연마한다. 이어서 이 표면에 붕소 이온을 주입해서 p형 웰을 형성한다. 이것에 의해 n형 영역(n형 반도체 기판) 및 p형 영역(p형 웰)로 이루어지는 반도체 웨이퍼가 형성된다. 양 영역 사이에는 산화막이 끼워지는 경우가 있다. 두께는 20-30Å으로 얇으나 양 영역을 절연하는 작용은 충분히 가능하다. 또한, p형 반도체 기판은 게터링 작용을 한다. 그 이후는 제 1 도에 도시한 작용과 마찬가지로 각각의 영역에 불순물층이 형성되어 트랜지스터가 형성된다. 여기서 기판의 도전형을 반전하여 CZ법에 의한 n형 기판 및 FZ법에 의한 p형 기판을 접착해도 좋다. 이 경우에는 p형 FZ 기판에 경면 연마하여 디바이스를 형성한다. 이 장치에서는 디바이스 활성 영역이 FZ법에 의해 형성된 기판 표면에 존재하기 때문에 산소 농도는 1×1016㎝-3로 낮아지고, 역시 결정 결함이나 산화막 결함의 발생이 억제된다.Next, a fourth embodiment in which a semiconductor wafer made of a semiconductor substrate and a semiconductor layer having a low oxygen concentration thereon is formed by bonding a p-type semiconductor substrate and an n-type semiconductor substrate together. A p-type silicon substrate grown by the pulling method (CZ) and an n-type silicon substrate grown by the floating zone method (FZ) are prepared. One surface or both surfaces of each substrate are mirror polished to form a surface having a surface roughness of 500 kPa or less. Both board | substrates superpose | polymerize and join this surface. At that time, the mirror surfaces of both substrates are polymerized and heat-treated at 1100 ° C. for 1 hour to be bonded. With this junction, both crystal lattice almost coincide. The surface of the n-type semiconductor substrate is mirror polished until the substrate is 30 mu m. Subsequently, boron ions are implanted into this surface to form a p-type well. As a result, a semiconductor wafer comprising an n-type region (n-type semiconductor substrate) and a p-type region (p-type well) is formed. An oxide film may be sandwiched between both regions. The thickness is 20-30Å but thin enough to insulate both areas. In addition, the p-type semiconductor substrate has a gettering action. After that, an impurity layer is formed in each region as in the operation shown in FIG. 1 to form a transistor. Here, the conductive type of the substrate may be reversed to bond the n-type substrate by the CZ method and the p-type substrate by the FZ method. In this case, the device is formed by mirror polishing on the p-type FZ substrate. In this apparatus, since the device active region exists on the surface of the substrate formed by the FZ method, the oxygen concentration is lowered to 1 × 10 16 cm -3 , which also suppresses the occurrence of crystal defects and oxide film defects.
다음에 비교예를 참조해서 발명의 효과를 설명한다. 제 1 실시예에서는 p형 반도체 기판(11) 상에 n형 층(12)를 형성했으나, 제 1 비교예에는 n형 반도체 기판 상에 동일 도전형의 n형 도전층을 형성한 점이 상이하다. 이 n형 도전층은 에피택셜 성장법에 의해 형성했다. 그 후 동일한 방법으로 p형 웰이나 p형 불순물층, n형 불순물층을 형성하고, MOS트랜지스터 및 용량을 형성해서 제 1 비교예로 했다. 제 10 도에 도시한 것 같은 종래의 기판 구조를 갖는 것에 상당하는 1-2Ω㎝의 n형 반도체 기판의 표면을 디바이스 활성 영역으로 해서 p형 웰이나 불순물층을 형성하고, MOS트랜지스터 및 용량을 형성해서 제 2 비교예로 했다. 제 3 비교예는 종래의 기판 구조를 가지며, 제 2 비교예와 도전형이 반전한 관계이다. 즉, p형 반도체 기판의 표면을 디바이스 활성 영역으로 해서 n형 웰을 형성하고 p형 반도체 기판 표면, n형 웰 내에 MOS트랜지스터 및 용량을 형성했다. 제 2 실시예와 마찬가지로 제 2 도에 도시한 구조를 가지나, n형 웰(23)과 n형 반도체기판(21)과의 거리가 상이한 것을 제 4 비교예로 했다. 제 2 실시예에서는 그 거리가 2㎛이나, 제 4 비교예에서는 25㎛ 떨어져 있다.Next, the effect of this invention is demonstrated with reference to a comparative example. In the first embodiment, the n-type layer 12 is formed on the p-type semiconductor substrate 11, but the first comparative example differs in that an n-type conductive layer of the same conductivity type is formed on the n-type semiconductor substrate. This n type conductive layer was formed by the epitaxial growth method. Thereafter, a p-type well, a p-type impurity layer, and an n-type impurity layer were formed in the same manner, and a MOS transistor and a capacitor were formed to form a first comparative example. A p-type well or an impurity layer is formed by forming a surface of an n-type semiconductor substrate having a size of 1-2 dB corresponding to a conventional substrate structure as shown in FIG. 10 as a device active region, and forming a MOS transistor and a capacitance. Therefore, it was set as the 2nd comparative example. The third comparative example has a conventional substrate structure and has a relationship in which the second comparative example and the conductive type are inverted. In other words, an n-type well was formed using the surface of the p-type semiconductor substrate as the device active region, and a MOS transistor and a capacitor were formed in the p-type semiconductor substrate surface and the n-type well. Similarly to the second embodiment, the fourth comparative example has the structure shown in FIG. 2 but differs in the distance between the n-type well 23 and the n-type semiconductor substrate 21. In the 2nd Example, the distance is 2 micrometers, but in the 4th comparative example, it is 25 micrometers apart.
제 1 실시예, 제 1 비교예 및 제 2 비교예에 의한 반도체 장치를 각각 100개씩 준비하고, p형 웰 내의 n+/P접합 누설 시험을 했다. 제 4 도에 제 1 실시예(a), 제 1 비교예(b), 제 2 비교예(c)에 있어서 누설 전류가 발생한 빈도와, 그 때의 전류치(Ⅰ)를 나타낸다. 제 1 실시예 및 제 2 비교예는 누설 전류치(Ⅰ)가 약 1×10-12A에 집중하고 있는 양호한 결과를 얻어졌다. 한편 제 1 비교예에서는 1×10-10-1×10-8A로 큰 누설전류가 흘렀다. 이것은 제 1 실시예와 다른 n형 반도체 기판 상에 동일 도전형의 n형 층을 형성하고 있는 것, 또 이 n형 층을 에피택셜 성장법에 의해 형성했기 때문에, 기판이 오염되어 있기 때문이라고 생각된다.100 semiconductor devices according to the first example, the first comparative example, and the second comparative example were prepared, respectively, and an n + / P junction leakage test in a p-type well was performed. 4 shows the frequency of leakage current in the first embodiment (a), the first comparative example (b), and the second comparative example (c), and the current value I at that time. In the first example and the second comparative example, good results were obtained in which the leakage current value I was concentrated at about 1 × 10 -12 A. On the other hand, in the first comparative example, a large leakage current flowed at 1x10 -10 -1x10 -8 A. This is because the n-type layer of the same conductivity type is formed on the n-type semiconductor substrate different from the first embodiment, and because the n-type layer is formed by the epitaxial growth method, the substrate is contaminated. do.
제 1 실시예, 제 1 비교예 및 제 2 비교예에 의한 반도체 장치를 각각 100개씩 준비해서 각각의 p형 웰 내에 형성된 10㎟의 크기의 산화막에 대해 전계 강도와 빈도와의 관계를 조사했다. 제 5 도에 제 1 실시예(a), 제 1 비교예(b) 및 제 2 비교예(c)에 있어서의 산화막 내압 분포를 나타낸다. 이 실험 결과에 의해 제 1 실시예 및 제 1 비교예에 있어서의 산화막은 내압성이 우수한 것을 알았다. 이것은 제 2 비교예와 달리 반도체 기판 상에 에피택셜 성장법에 의해 산소 농도가 낮은 반대 도전형의 층을 형성하고, 이 층에 디바이스 활성 영역을 형성하고 있어서 산화막 결함의 발생이 억제되어 있기 때문이라고 생각된다. 제 2 실시예, 제 3 비교예 및 제 4 비교예에 의한 기판 구조를 갖는 반도체 장치에 있어서 p형 기판 영역에서 N채널 MOS트랜지스터와 용량, n 형 웰에 P채널 MOS트랜지스터가 형성된 1Mbit의 DRAM을 각각 100개 준비했다. 그리고 사이클 시간을 변경했을 때 방사선에 의해 소프트에러가 발생하는 비율을 조사했다. 제 6 도에 측정 결과를 도시한다. 제 2 실시예에 의한 장치는 제 3 및 제 4 비교예와 비교해서 소프트 에러율이 1/100-1/1000로 저감되어 현저히 개선되어 있다. 제 4 비교예는, 기판의 기본적인 구조가 제 2 실시예와 공통이나 종래의 기판 구조를 갖는 제 3 비교예와 비교해서 별로 개선되어 있지 않다. 이것은 n형 웰과 n형 반도체 기판과의 거리가 25㎛로 너무 떨어져 있고, n형 반도체 기판 상에 p형 층을 형성한 효과가 적어서 p형 반도체 기판 상에 직접 n형 웰을 형성한 경우에 가깝기 때문이라고 생각된다. 역으로, n형 웰과 n형 반도체 기판과의 거리가 1㎛가 되지 않으면, 상기와 같이 소자 동작시에 n형 웰로부터 공핍층이 신장해서 n형 반도체 기판과 도통해서 소프트에러 내성이 저하한다. 따라서 1-20㎛의 범위로 설정하는 것이 좋다.100 semiconductor devices according to the first example, the first comparative example and the second comparative example were prepared, and the relationship between the electric field strength and the frequency was investigated for the oxide film having a size of 10 mm 2 formed in each p-type well. 5 shows the oxide film breakdown voltage distribution in the first example (a), the first comparative example (b) and the second comparative example (c). This experimental result showed that the oxide film in a 1st Example and a 1st comparative example was excellent in pressure resistance. This is because, unlike the second comparative example, an epitaxial growth method forms an opposite conductive layer having a low oxygen concentration on the semiconductor substrate, and a device active region is formed on this layer, whereby occurrence of oxide film defects is suppressed. I think. In the semiconductor device having the substrate structures according to the second, third and fourth comparative examples, a 1 Mbit DRAM having an N-channel MOS transistor and a capacitor and a P-channel MOS transistor formed in an n-type well in a p-type substrate region is used. Each prepared 100 pieces. And when the cycle time was changed, the ratio which the soft error generate | occur | produces by radiation was investigated. 6 shows the measurement results. The apparatus according to the second embodiment is significantly improved by reducing the soft error rate to 1 / 100-1 / 1000 as compared with the third and fourth comparative examples. In the fourth comparative example, the basic structure of the substrate is not much improved as compared with the third comparative example having the common substrate structure in common with the second embodiment. This is because when the distance between the n-type well and the n-type semiconductor substrate is too far at 25 μm and the effect of forming the p-type layer on the n-type semiconductor substrate is small, and the n-type well is directly formed on the p-type semiconductor substrate. I think it is because it is close. Conversely, if the distance between the n-type well and the n-type semiconductor substrate is not less than 1 µm, the depletion layer extends from the n-type well during operation of the device as described above, and conducts with the n-type semiconductor substrate, resulting in lower soft error resistance. . Therefore, it is better to set it in the range of 1-20 micrometers.
상기 제 1-3실시예에서 에피택셜층은 10㎛ 두께였으나 본 발명에서 이 두께는 제한되지 않는다. 실리콘등의 반도체 기판 상에 에피택셜층을 형성하면 반도체 기판 표면의 상태도 변할 만큼 그 영향을 매우 크다. 반도체 기판도 반도체층도 모두 그 표면이 반드시 평탄한 것이 아니고 상당한 요철(凹凸)이 있다. 반도체기판 등의 표면 부분에 두께 변화(Local Thickness Variation, 반도체 기판의 17.5mm 각의 영역에 있어서 최대 두께와 최소 두께의 차로부터 구해서 LTV라 한다)가 존재하면 표면 부분의 소자가 엄밀히는 형성되지 않고, 반도체 장치의 제조 생산성이 떨어진다. 따라서 LTV가 작을수록 반도체 장치 제조상 좋은 것은 명백하다. 예를 들면, 반도체 기판상에 소자를 형성하는 공정에 있어서 리소그래피(lithography) 기술을 이용하는 경우, LTV가 크면 포커싱이 곤란해져서 프로세스 요동이 생기게 된다. 따라서, 반도체 기판의 LTV는 가능한한 작을수록 좋다. 현재는 0.8-1㎛ 정도로 할 수 있다. 제 7 도는 웨이퍼에 설치된 에피택셜층 두께의 LTV변화에 미치는 영향을 도시한 특성도로, 종축은 웨이퍼의 에피택셜 성장 전후의 LTV변화(㎛)를 나타내고, 횡축은 에피택셜층 두께(㎛)를 나타낸다. LTV 변화는 에피택셜층의 어느 웨이퍼에 있어서, 에피택셜 성장 전의 반도체 기판의 LTV와 에피택셜 성장을 한 후의 웨이퍼의 LTV의 차를 의미한다. 에피택셜층을 형성하기 전의 반도체 기판은 LTV가 1㎛ 이하의 작은 것을 이용한다.In the first to third embodiments, the epitaxial layer was 10 μm thick, but the thickness is not limited in the present invention. When the epitaxial layer is formed on a semiconductor substrate such as silicon, the influence is so great that the state of the surface of the semiconductor substrate also changes. The surface of both the semiconductor substrate and the semiconductor layer is not necessarily flat, and there are considerable irregularities. If there is a change in the thickness of the semiconductor substrate or the like (Local Thickness Variation, which is obtained from the difference between the maximum thickness and the minimum thickness in the 17.5 mm angle region of the semiconductor substrate, referred to as LTV), the surface element is not formed strictly. The manufacturing productivity of a semiconductor device falls. Therefore, it is clear that the smaller the LTV, the better the semiconductor device manufacturing. For example, when lithography technology is used in the process of forming an element on a semiconductor substrate, when LTV is large, focusing becomes difficult and process fluctuations occur. Therefore, the smaller the LTV of the semiconductor substrate is, the better. At present, the thickness can be about 0.8-1 m. 7 is a characteristic diagram showing the effect on the LTV change of the epitaxial layer thickness installed on the wafer. . The change in LTV means the difference between the LTV of the semiconductor substrate before epitaxial growth and the LTV of the wafer after epitaxial growth in any wafer of the epitaxial layer. As the semiconductor substrate before forming the epitaxial layer, a small one having an LTV of 1 µm or less is used.
도시한 것처럼 LTV가 작은 반도체 기판을 이용해도 그 위에 에피택셜 층을 성장시키면 웨이퍼의 LTV는 에피택셜층 두께에 의해 상당히 변화한다. 에피택셜층의 두께가 20㎛ 정도까지는 LTV 변화는 그렇게 크지 않으나 20㎛ 정도부터 급격히 LTV 변화가 커지기 시작해서 25㎛에서 0.5㎛를 넘고, 30㎛를 넘으면 LTV 변화는 1㎛ 이상으로도 되므로 30㎛를 넘은 막두께의 에피택셜층을 갖는 웨이퍼를 접적 회로 작성에 이용해도 소자의 미세화에는 도움이 되지 않고, 제품 생산성도 나빠진다.As shown, even if an LTV uses a small semiconductor substrate, when the epitaxial layer is grown thereon, the LTV of the wafer changes considerably with the epitaxial layer thickness. The LTV change is not so large until the thickness of the epitaxial layer is about 20 μm, but the LTV change starts to increase rapidly from about 20 μm to over 0.5 μm at 25 μm, and when it exceeds 30 μm, the LTV change may be 1 μm or more. The use of a wafer having an epitaxial layer with a film thickness exceeding that of the semiconductor layer is not helpful for miniaturization of the device, and also worsens product productivity.
상기의 시험 결과에서 본 발명에 의한 반도체 장치는 접합 누설성, 산화막 내압성 및 소프트 에러 발생율 모두에 개선되어 있는 것을 알았다. 또 반도체 기판의 저항이 0.1Ω㎝ 이하이면 접합 누설이 소프트 에러율을 더욱 저감시킬 수 있다. 이것은 산화막 결함이나 결정 결함이 활성 영역인 반도체층에서 감소해서 반도체 기판 측의 게터링 효과가 커지기 때문이다. 반도체 기판의 저항을 이와 같이 0.1Ω㎝ 이하로 하는 것은 불순물 농도를 적어도 p형 기판의 경우는 약 3.5×1017㎝-3이상, n형 기판의 경우는 약 2×1017㎝-3이상으로 할 필요가 있다(어느 기판도 대략 1×1020㎝-3의 농도까지 가능하다). 특히 본 발명에 있어서는 기판의 불순물 농도를 이 범위로 한정하는 것은 반드시 필수요건은 아니다. 1×1014㎝-3정도의 기판을 사용해도 좋다.(이때의 저항은 100Ω㎝ 정도로 된다). 또 반도체 기판 상에 형성되는 산소 농도가 낮은 반도체층은 그 불순물 농도를 5×1014-5×1016㎝-3정도에서 이용된다. 그때의 저항은 20Ω㎝정도부터 1Ω㎝ 이하이다. 한편 웰의 접합 깊이는 약 1-8㎛이다. 웰의 깊이가 얕으면 웰의 공핍층이 채널의 공핍층과 결합해 버려서 트랜지스터 특성이 변화하므로 그 결합을 막아야 한다. 또 너무 깊으면, 웰 형성 공정에 있어서 웰의 횡방향의 확산이 커져서 웰이 필요 이상으로 크게되어 미세화를 방해하게 된다. 따라서 상기 접합 깊이는 상기의 범위가 최적이다.From the above test results, it was found that the semiconductor device according to the present invention is improved in all of the junction leakage property, the oxide film pressure resistance, and the soft error occurrence rate. In addition, when the resistance of the semiconductor substrate is 0.1 kcm or less, the leakage of the junction can further reduce the soft error rate. This is because oxide film defects and crystal defects are reduced in the semiconductor layer which is the active region, thereby increasing the gettering effect on the semiconductor substrate side. The resistance of the semiconductor substrate to 0.1 Ωcm or less in this way impurity concentrations of at least about 3.5 × 10 17 cm −3 or more for p-type substrates and about 2 × 10 17 cm −3 or more for n-type substrates (Any substrate can be up to a concentration of approximately 1x10 20 cm -3 ). In particular, in this invention, it is not necessarily a requirement to limit the impurity concentration of a board | substrate to this range. A substrate of about 1 × 10 14 cm −3 may be used. (The resistance at this time is about 100 μm cm). In addition, in the semiconductor layer having a low oxygen concentration formed on the semiconductor substrate, the impurity concentration is used at about 5x10 14 -5x10 16 cm -3 . The resistance at that time is from about 20 kcm to 1 kcm or less. On the other hand, the junction depth of the well is about 1-8 mu m. If the depth of the well is shallow, the depletion layer of the well is combined with the depletion layer of the channel, and the transistor characteristics change, so that the coupling must be prevented. If the depth is too deep, the lateral diffusion of the well increases in the well forming step, and the well becomes larger than necessary to hinder the miniaturization. Therefore, the above junction depth is optimal.
IC, LSI등의 반도체 장치의 특성은 웨이퍼의 표면 상태에 크게 좌우되므로, 그의 제조 생산성은 LTV의 변화에 크게 영향을 받는다. 제 8 도는 예를 들면 4M DRAM등의 메모리를 형성한 때의 생산성의 LTV 의존성을 도시한 특성도로, 종축은 생산성은 상대치, 횡축은 LTV의 값을 각각 나타내고 있다. LTV가 1㎛보다 작은 웨이퍼에 형성한 메모리의 생산성을 토대로해서, 각 LTV치를 갖는 웨이퍼로 형성한 메모리의 생산성을 비교해서 생산성의 상대치를 구한다. 이 특성도를 보면, LTV가 1.5㎛를 넘으면 급속히 생산성이 나빠진다. 즉 제 7 도에 도시한 것 같은 LTV 변화가 0.5㎛ 정도로 되는 웨이퍼는 LTV가 약 1.5㎛로 된다. 그리고 LTV가 이 값보다 커지면 제 8 도에 도시한 것처럼 반도체 장치의 생산성은 급격히 저하한다.Since the characteristics of semiconductor devices such as ICs and LSIs are largely dependent on the surface state of the wafer, their production productivity is greatly influenced by changes in LTV. 8 is a characteristic diagram showing the LTV dependence of productivity when a memory such as 4M DRAM is formed, for example, the vertical axis represents the relative value of the productivity and the horizontal axis represents the value of the LTV. Based on the productivity of the memory formed on the wafer whose LTV is smaller than 1 mu m, the productivity of the memory formed of the wafer having each LTV value is compared to determine the relative value of the productivity. Looking at this characteristic diagram, when LTV exceeds 1.5 micrometers, productivity falls rapidly. That is, the wafer having an LTV change of about 0.5 μm as shown in FIG. 7 has an LTV of about 1.5 μm. If the LTV becomes larger than this value, the productivity of the semiconductor device is drastically lowered as shown in FIG.
상기와 같이 본 발명에서는 1014-1020㎝-3로 넒은 범위의 불순물 농도를 갖는 반도체 기판을 이용할 수 있다. 그러나 반도체 기판에 포함되는 산소의 농도는 제어가 어렵고, 반도체 기판에 포함되는 불순물 농도에 의해 이 제어의 용이함이 좌우된다. 제 9 도는 실리콘 등의 반도체 기판 중에 산소의 제어가능한 농도 범위와 그 반도체 기판의 불순물 농도와의 관계를 도시한 특성도로, 종축에 반도체 기판의 불순물농도(㎝-3), 횡축에 반도체 기판 중의 산소 농도(㎝-3)를 나타낸다. 도면에 있어서, 사선 부분이 산소 농도의 제어 가능한 영역이다.As described above, in the present invention, a semiconductor substrate having an impurity concentration in the range of 10 14 -10 20 cm -3 can be used. However, the concentration of oxygen contained in the semiconductor substrate is difficult to control, and the ease of control depends on the concentration of impurities contained in the semiconductor substrate. 9 is a characteristic diagram showing the relationship between the controllable concentration range of oxygen in a semiconductor substrate such as silicon and the impurity concentration of the semiconductor substrate, wherein the impurity concentration (cm -3 ) of the semiconductor substrate in the vertical axis and the oxygen in the semiconductor substrate in the horizontal axis are shown in FIG. The concentration (cm -3 ) is shown. In the figure, the hatched portion is a controllable region of the oxygen concentration.
실리콘 반도체 기판은 인상법(CZ)이나 자장 중인상법(MCZ)에 의한 p형 실리콘 기판을 이용한다. 산소 농도의 제어 가능한 범위는 불순물 농도가 클수록 작아지고, 대략 2.2×1018㎝-3를 넘으면 그 범위가 좁아지기 시작해서 5×1018㎝-3를 넘으면 그 범위는 현저히 좁아진다. 불순물 농도가 낮은 방향에서는 그 범위의 현저한 변화는 없었다. 또 진성 게터링(IG)는 외부에서의 조작이 아니고, 웨이퍼 내부에 미세 결함을 만들고, 웨이퍼 자체에 게터링 능력을 지니게 하는 방법으로, 그 미소 결함을 발생은 기판의 결정중의 산소 농도에 의존한다. 그리고 IG가 가능해지는 산소 농도의 범위, 즉 BMD(Bulk Microcrystal Defect) 제어 가능 영역은 약 8-12×1017㎝-3이다(바람직하게는, 8,5×11.7 S10㎝-3이다). 이 범위에서 불순물 농도가 1019㎝-3이상에서는 제어 불가능해지고, 5×1018㎝-3이상에서도 IG가 가능해지는 산소 농도의 범위는 극단적으로 좁아진다. 이상에서, 본 발명에서는 불순물 농도가 1×1014㎝-3이상이고, 5×1018㎝-3를 넘지 않는 범위의 반도체 기판을 이용하는 것이 좋다.The silicon semiconductor substrate uses a p-type silicon substrate by the pulling method (CZ) or the magnetic field phase method (MCZ). The controllable range of oxygen concentration decreases as the impurity concentration increases, and the range begins to narrow when it exceeds about 2.2 × 10 18 cm −3, and the range becomes significantly narrower when it exceeds 5 × 10 18 cm −3 . There was no remarkable change in the range in the direction of low impurity concentration. In addition, intrinsic gettering (IG) is a method of making micro defects inside the wafer and having gettering capability on the wafer itself, not external manipulation. do. And (preferably, 8,5 × 11.7 S10㎝ -3) IG becomes the range of the oxygen concentration, that BMD (Bulk Microcrystal Defect) control area is about 8-12 × 10 17 ㎝ -3. In this range, the impurity concentration becomes uncontrollable at 10 19 cm −3 or more, and the range of oxygen concentration at which IG is possible even at 5 × 10 18 cm −3 or more becomes extremely narrow. As mentioned above, in this invention, it is good to use the semiconductor substrate of the range whose impurity concentration is 1 * 10 <14> cm <-3> or more and does not exceed 5 * 10 <18> cm <-3> .
본 발명은 실리콘 반도체를 이용해서 실시예를 설명했으나, 이것에 한정되지 않고, 예를 들면 게르마늄이나 화합물 반도체 등 종래부터 공지되어 있는 반도체를 적용할 수 있다. 또한, 본 발명은 트정의 디바이스에만 적용되는 것이 아니고, DRAM,SRAM,EPROM등의 메모리나 논리회로 등 어떠한 디바이스에도 적용할 수 있다.Although this invention demonstrated the Example using a silicon semiconductor, it is not limited to this, For example, conventionally well-known semiconductors, such as germanium and a compound semiconductor, can be applied. In addition, the present invention is not only applied to a device for defining a trance, but can be applied to any device such as a memory or a logic circuit such as DRAM, SRAM, EPROM, and the like.
이상 설명한 것 처럼 본 발명의 반도체 장치에 따르면 반도체 기판 상에 반대 도전형이고 산소 농도가 낮은 청정화된 균일한 반도체층이 형성되어 있고, 이 반도체층 및 반도체층 내부에 섬모양으로 형성된 영역에 반도체 기판과 절연된 상태로 소자가 형성되어 있기 때문에 결정 결함이나 산화막 결함이 억제되어 접합 누설, 산화막 내압이 향상되어 소프트 에러의 발생이 방지된다. 또한, 그 반도체층에 대해서는 에피택셜 성장으로 형성하거나, 기판의 적층이나 기판에 불순물을 도프해서 형성하는 등 다양한 방법을 이용할 수 있다.As described above, according to the semiconductor device of the present invention, a clean and uniform semiconductor layer having an opposite conductivity type and low oxygen concentration is formed on the semiconductor substrate, and the semiconductor substrate is formed in the semiconductor layer and in the island-shaped region inside the semiconductor layer. Since the element is formed in an insulated state, crystal defects and oxide film defects are suppressed, junction leakage and oxide film breakdown voltage are improved, and generation of soft errors is prevented. The semiconductor layer may be formed by epitaxial growth, or may be formed by stacking substrates or by doping impurities into the substrate.
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