KR19980079738A - 내결함성 메모리 디바이스 및 그 제조방법 - Google Patents

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Abstract

본 발명은 내결함성(fault-tolerant) 메모리를 위한 가변 크기 중복 대체(variable size redundancy replacement; VSRR) 배열을 제공한다. 또한, 본 발명은 가변 크기 중복 대체 회로 배열을 사용하여 내결함성 메모리를 제조하는 방법을 제공한다. 메모리를 형성하는 기본 어레이를 지원하는 중복 어레이는 복수의 가변 크기 중복 유닛을 포함하며, 각각의 유닛은 복수의 중복 소자를 구비한다. 메모리내의 결함을 복구하는데 사용되는 중복 유닛들은 독립적으로 제어된다. 바람직하게 복구 유닛내의 모든 중복 소자들은 동시에 대체된다. 중복 유닛내의 중복 소자들은 어드레스 라인을 디코딩함으로써 제어된다. 크기를 가변적으로 할 수 있는 이와 같은 구성상의 특징으로 인해 가장 효율적인 중복 유닛, 특히, 대체될 결함들의 클러스터(cluster)의 크기와 가장 유사한 크기의 중복 유닛을 선택할 수 있다. 이러한 구성 및 방법은 액세스 속도를 향상시키고, 전력 소비를 감소시키면서도, 추가된 중복 소자 및 제어 회로에 의해 발생되는 오버헤드를 크게 감소시킨다. 마지막으로, 우선(priority) 디코더에 의해 제어되는 내결함성 블럭 중복은 메모리내의 결함 블럭을 대체하기 위해 그것을 사용하기 전에 블럭 중복내의 결함을 복구하기 위해 VSRR 유닛을 사용하는 것이 가능하도록 한다.

Description

내결함성 메모리 디바이스 및 그 제조 방법
본 발명은 내결함성 메모리(fault-tolerant memory), 특히, 메모리내의 결함 소자를 대체하기 위한 가변 크기 중복 구성(variable size redundancy configuration)에 관한 것이다.
본 발명은 또한 내결함성 메모리 제조 방법, 특히, 메모리내의 결함 소자를 대체하기 위한 가변 크기 중복 구성을 이용하는 방법에 관한 것이다.
CMOS 기법이 발전함에 따라 컴퓨터 시장이 다양한 계층의 소비자들에게 급속히 개방되어 왔다. 오늘날, 멀티미디어를 위해서는 적어도 8MB의 메모리가 필요하며, 바람직하게는 16MB의 메모리도 필요하므로, 컴퓨터내 메모리 시스템의 상대적인 비용이 증가된다. 가까운 장래에는 32MB 및 64MB 메모리의 컴퓨터도 보편적일 것이며, 이것은 256MB DRAM(Dynamic Rancom Access Memory) 및 그 이상의 메모리에 대한 잠재적인 요구가 있을 것임을 암시하는 것이다. 이에 수반하여 발생하는 어레이 크기의 대형화 및 리소그래픽(lithographic)의 어려움 뿐만아니라 칩의 양품율을 향상시키는 것이 무엇보다도 중요하다. 프로세스 엔지니어들은 끊임없이 마스크 결함을 줄이고 궁극적으로는 없애고자 시도하고 있으며, 적어도 마스크 결함을 최소한으로 하고자 시도하고 있다. 칩에 불가피하게 남게 되는 결함들은 일반적으로 특별한 회로 설계, 특히, 중복 대체(redundancy replacement)를 이용함으로써 극복된다.
통상적인 중복 구성은 전형적으로 고정 크기 중복 대체(Fixed Size Redundancy Replacement; FSRR) 아키텍처를 이런저런 방법으로 사용하고 있으며, 여기서 메모리 디바이스내의 결함 소자를 대체하는데 사용되는 소자들은 고정된 수의 소자를 포함하는 유닛들로 그룹을 이룬다.
수 년 동안 FSRR 아키텍처내에 여러 구성들이 성공적으로 구현되어 왔다. 저밀도 DRAM에 일반적으로 사용되는 전형적인 FSRR 구성이 도 1a에 도시되어 있다. 여기에는 메모리내 결함 소자를 대체하는데 사용되는 고정된 복수의 스페어(spares)가 도시되어 있으며, 스페어는 메모리를 포함하는 각각의 서브어레이(sub-array)에 부가되어 있다. 각각의 중복 유닛(RU)은 복수의 중복 소자(RE)(예를 들면, RU 당 2 개의 RE가 도시되어 있음)를 포함하며, 중복 소자는 대응되는 서브어레이내에 존재하는 결함(X로 표시됨)을 복구하는데 사용된다. 인트라 블럭(intra-block) 대체라 지칭되는 이러한 방안은 각각의 서브 블럭들이 그들 자신, 1 개 또는 바람직하게 2 개의 RU를 필요로하므로 고밀도 메모리를 위해 서브 블럭들의 수가 증가함에 따라 중복 영역의 오버헤드가 증가된다. 따라서, 주어진 서브어레이내에서 결함들이 클러스터될 때 실질적으로 칩의 양품율을 감소시키는 비유연성의 관점에서 볼 때 RU의 효율성은 다소 떨어진다. 전술한 개념은 T. Kirihata 등에 의해 A 14ns 4Mb DRAM with 300mW Active Power란 명칭으로 IEEE Journal of Solid State Circuits, Vol. 27, pp. 1222-1228, Sept. 1992에 간행된 문헌에 기술된 구성으로 구현된다.
유연적 중복 대체 구성(flexible redundancy replacement configuration)으로서 알려진 다른 FSRR 중복 대체 배열이 도 1b에 도시되어 있으며, 여기서 메모리는 메모리내 어떤 위치내의 결함 소자라도 선택적으로 대체하는 RU들의 단일 어레이를 갖고 있는 것으로 도시되어 있다. 이 구성에서 RU내의 RE들은 메모리내의 어떤 서브어레이에 위치한 결함들(X로 표시됨)이라도 복구할 수 있다. 전술한 인트라 블럭 대체에 비해 이 배열은 고정된 수의 RU를 갖는 1 개의 섹션, 즉, 중복 어레이가 메모리를 형성하는 몇 개의 서브어레이라도 수리하는데 바람직하게 사용될 수 있다. 비록 메모리를 형성하는 모든 서브어레이를 적절히 수리하는 실질적인 양의 제어 회로가 많이 필요하지만, 이는 이전의 방안에 비해 실 영역(real estate)을 절약할 수 있다.
또한, 블럭 FSRR(block FSRR)이라고 지칭되는 다른 FSRR 아키텍처가 도 1c에 도시되어 있으며, 여기서 서브어레이내의 (모든 결함들을 포함하여) 몇 개의 결함이라도 블럭 중복으로 대체된다. 종래 기술의 블럭 FSRR의 크기는 서브어레이의 크기와 일치하며, 서브어레이는 센스 증폭기 스트립(sense amplifier strips) 사이에 포함된 메모리의 섹션으로서 정의된다. 이 방안에서는 결함 블럭이 양호한 블럭에 의해 대체되기 때문에, 블럭내에 포함된 모든 결함 RE들은 양호한 RE들에 의해 동시에 대체된다. 비록 이러한 방법론은 결함의 복구성에 새로운 차원을 도입하지만, 또한, 이것은 이러한 아키텍처를 매우 바람직하게 만드는 여러 구성들을 제공하기 위해 매우 큰 설계 공간이 추가된다. 더욱이, 만약 중복 블럭 자체가, 단 1 개 일지라도, 결함을 갖는 경우 블럭 중복을 사용할 수 없다는 커다란 결점이 있다. 정의에 의해, 블럭은 크기 때문에 중복 블럭에서 적어도 1 개의 결함을 찾을 가능성은 매우 높다. 비록 도 1c에 도시된 어레이를 세분하는 것이 본 발명의 기술 분야에 알려져 있기는 하지만, 결함이 블럭 중복 어레이에 영향을 미칠 때 적절하게 교정할 수 있는 준비는 되어있지 않다.
전술한 구성에 대한 보다 상세한 내용 및 여러 가지 절충안(trade-off)들은 T. Kirihata 등에 의해 A Fault-Tolerant Design for 256Mb DRAMs란 명칭으로 Digest of Technical Papers of the 1995 Symposium on VLSI Circuits, pp. 107-108에 간행된 문헌에서, T. Sugibayashi 등에 의해 A 30ns 256Mb DRAM with Multi-divided Array Structure란 명칭으로 IEEE Journal of Solid State Circuits, vol. 28, pp. 1092-1098, Nov. 1993에 간행된 문헌에서, H. L. Kalter 등에 의해 A 50ns 16Mb DRAM with a 10ns Data Rate and On-Chip ECC란 명칭으로 IEEE Journal of Solid State Circuits, vol. 25, pp. 1118-1128, OCT. 1990에 간행된 문헌에서 찾을 수 있다.
요약하면, 고정 크기 중복 대체(FSRR) 배열은 고정된 수의 대체 유닛으로 구성되며, 각각의 대체 유닛은 메모리 디바이스내의 결함을 교정하기 위한 동일한 수의 RE를 갖는다. 사전결정된 수의 고정 크기 중복 유닛을 할당하는 것에 있어서의 유연성에 의해 유닛 및 제어 회로가 몇몇 메모리 서브어레이 사이에서 공유될 수 있으며, 그로 인해 중복을 사용함에 있어서의 효율성을 크게 증가시킨다. 이러한 구성은 특히, 하드 결함(hard faults)으로 분류되는 비트라인(단일 비트 또는 복수의 비트), 워드라인(단일 워드 또는 복수의 워드) 등의 결함에 양호한 복구성을 제공함으로써 그 가치가 입증되었다.
그러나, FSRR은 DRAM 셀을 형성하는 캐패시터(capacitor)에 저장된 비트가 위크 셀(weak cell)에서 시간이 지나면 사라지는 것에 의해 결함이 발생되는, 보유 결함(retention faults)이라 지칭되는 다른 부류의 결함을 극복하기 위해 많은 수의 RU (및 대응되는 제어 회로)가 여전히 필요하다는 본질적인 단점이 있다. 이러한 문제는 특히, 보유 결함이 하드 결함의 수를 훨씬 초과하기 때문에 매우 중요하다.
메모리내의 하드 결함에 대해 다시 언급하면, 이러한 형태의 결함들은 클러스터를 형성하는 경향이 있으며, 그로 인해 이상적으로는 동등한 수의 중복 소자를 포함하는 커스텀화된(customized) 유닛이 필요하다. 하드 결함은 전형적으로 아주 많지는 않지만, 그 크기는 자체로서 상당히 클 수 있으며, 그로 인해 이러한 결함을 복구하기 위해서는 복수의 RE 및/또는 크기가 큰 RE가 필요하게 된다. 예를 들어, 만약 서브어레이가 4 개의 클러스터된 결함을 포함한다면, 그들을 대체하는 데에는 4 소자 중복 유닛이 필요할 것이다. 그러나, 만약 5 개의 클러스터된 결함이 존재하고, 4 개의 RE를 포함하고 있는 유닛만이 이용가능하다면 (이러한 수의 결함을 수리하기 위해 서브어레이내에서 이용가능한 유닛이 충분하지 않기 때문에) 인트라 블럭 대체 구성에서의 결함 대체는 잠재적으로 완전히 실패할 것이다. 마찬가지로, 비록 유연적 중복 방안은 인트라 블럭 대체 아키텍처보다는 성공적으로 대체를 행하지만, 복구를 하기 위해 실제로는 부적당한 크기의 유닛만이 이용가능하므로 유연적 대체 구성으로도 또한 부족하게 된다.
한편, 보유 결함은 메모리에서 임의적으로(randomly) 발생되고, 그 수는 전형적으로 많지만, 본질적으로 보유 결함은 단일의 RE로 복구될 수 있다는 이점이 있다. 인트라 블럭 대체 구성에서, 보유 결함은 고정된 복수의 RE를 포함하는 RU에 의해서만 수리될 수 있다. 명백히, 만약 임의적으로 발생하는 보유 결함을 검출하기 위해 단지 1 개의 RE만을 포함하는 RU가 설계되었다면, 이러한 구성은 보유 결함에 대해서는 이상적이지만, 하드 결함(예를 들면, 4 개의 하드 결함의 클러스터를 수리하는데 1 개의 RE를 갖는 4 개의 유닛들 각각이 필요)을 수리하는 데에는 부족할 것이다. 또한, 보유 결함들은 메모리 디바이스내에서 이용가능한 복구 회로를 능가할 만큼의 다수로 발생하는 일도 빈번히 있으므로 유연적 중복 대체 아키텍처로도 복구하기가 어렵다.
전술한 바와 같이, 이상적인 중복 구성의 목표는 하드 결함, 보유 결함 및 블럭 결함들이 메모리에 임의적으로 분포하던지 혹은 클러스터를 형성하던지 간에 복합 중복 영역 오버헤드에 의해 발생되는 번거로운 부담없이 이들 결함을 복구하는 것이다. 전형적으로, 이러한 오버헤드는 중복 소자 오버헤드(redundancy element overhead) 및 중복 제어 회로 오버헤드(redundancy control circuitry overhead)로 세분되며, 양호한 복구성을 달성하고, 메모리의 성능을 최적으로 유지하기 위해서는 이 두 개의 오버헤드를 최소화해야 한다.
전술한 분류의 몇 가지 구성을 포함하는 관련된 중복 구성이 다음과 같은 참조 문헌에 기술되어 있다.
1996년 2월 13일에 발행된 것으로서, Phelan에게 허여된 미국 특허 출원 제 5,491,664 호는 분할된 어레이 아키텍처 방안에서 유연적 중복 메모리 블럭 소자의 구현을 기술하고 있다. 이 구성은 제 2 서브어레이에 의해 공유될 1 개의 메모리 서브어레이내에 중복 메모리를 허용하기 위해 판독 버스에 접속된 메모리와 중복 메모리 블럭을 모두 가지고 있다.
1995년 12월 12일에 발행된 것으로서, Fujiwara에게 허여된 미국 특허 출원 제 5,475,648 호에는 적절한 어드레스 신호가 결함 셀의 어드레스와 일치할 때 중복 구성에 의해 제공된 스페어 셀이 활성화되어 결함 셀을 대체하도록 중복 구성을 갖는 메모리가 기술되어 있다.
1995년 10월 24일에 발행된 것으로서, Seung-Cheol Oh에게 허여된 미국 특허 출원 제 5,461,587 호에서는 행(row) 중복 회로가 2 개의 다른 스페어 행 디코더와 함께 사용되었으며, 퓨즈 박스(fuse box)를 적절히 사용함으로써 행 중복 제어 회로에 의해 생성된 신호가 스페어 행으로 결함 행을 대체할 수 있다.
1995년 10월 17일에 발행된 것으로서, Rieger 등에게 허여된 미국 특허 출원 제 5,459,690 호는 결함 메모리 셀을 수리하는 정규의 워드라인이 있는 경우 결함 메모리 셀이 중복 셀로 대체되는 것을 가능하게 하는 중복 배열을 갖는 메모리를 기술한다.
1995년 7월 4일에 발행된 것으로서, Hiltebeitel에게 허여된 미국 특허 출원 제 5,430,679 호는 중복을 위한 디코더를 프로그램하는 퓨즈 다운로드 시스템(fuse download system)을 기술하고 있다. 퓨즈의 세트들은 중복 디코더에 동적으로 할당되어 메모리내의 결함 행/열(column)의 다중 차원의 할당을 가능하게 한다.
1994년 3월 15일에 발행된 것으로서, Stephens, Jr. 등에게 허여된 미국 특허 출원 5,295,101 호는 적절한 중복 소자로 결함 서브어레이를 대체하기 위한 2 단계 중복 배열을 기술하고 있다.
종래의 기술 및 전술한 내용들은 주로 DRAM의 관점에서 기술되었지만, 당업자라면 전술한 구성 및/또는 아키텍처는 SRAM, ROM, EPROM, EEPROM, 플래쉬 RAM, CAM 등 다른 형태의 메모리에도 동일하게 적용가능함을 잘 이해할 수 있을 것이다.
본 발명의 목적은 어떤 메모리 크기에라도 적용가능한 내결함성 설계를 제공하는 것이다.
본 발명의 다른 목적은 가변 크기 중복 대체 배열을 이용하여 결함 소자를 동일한 크기의 중복 소자로 선택적으로 대체하는 것이다.
본 발명의 다른 목적은 각각 사전결정된 수의 중복 소자들을 포함하는 중복 유닛을 이용하는 것이다.
본 발명의 또 다른 목적은 가장 적절한 크기의 가장 효율적인 대체 유닛을 선택하여 복구함으로써 하드 결함 및 보유 결함을 모두 포함하는 어떠한 크기의 메모리라도 동적으로 복구하여 칩의 양품율을 향상시키는 것이다.
본 발명의 또 다른 목적은 메모리내의 하드 결함, 보유 결함 및 서브어레이 결함을 동시에 복구하면서도 한 가지 유형의 결함을 치유하는데 다른 유형을 희생시키는 일 없이 이것을 달성하는 것이다.
본 발명의 또 다른 목적은 가변 크기 중복 대체(VSRR) 구성을 이용하여 기존의 고정 크기 중복 대체(FSRR) 구성을 대체하는 것이다.
본 발명의 다른 목적은 특히, VSRR 구성을 이용하여 RE 및 관련된 회로에 대한 요구를 최소화하는 것이다.
본 발명의 또 다른 목적은 메모리내의 하드 결함 및 보유 결함의 복구가 추가적인 전력 소모 및 메모리의 속도에 대한 영향없이 달성되는 것을 보장하기 위한 것이다.
본 발명의 또 다른 목적은 블럭 중복내의 결함이 복구되어 다른 VSRR 유닛과 함께 사용될 수 있도록 하는 내결함성 블럭 크기 중복 대체를 제공하는 것이다.
본 발명의 또 다른 목적은 사전결정된 복수의 RE를 갖는 결함 RU가 사전결정된 복수의 RE보다 적은 RE를 갖는 VSRR 유닛으로 복구되는 것이 가능하게 하는 것이다.
본 발명의 또 다른 목적은 특히, 간단하고, 빠르고, 저전력 설계를 유지하면서 메모리 디바이스 및 VSRR 유닛내의 모든 결함들을 병렬적으로 복구하는 것이다.
본 발명의 기본적인 양상은 결함의 크기에 완전하게 적응할 수 있는 보다 효율적인 대체 유닛(RU)의 사용을 허용하면서 가변 크기 중복 대체(VSRR)라고 알려진 새롭고 향상된 중복 구성의 제공 및 그 제공 방법에 관한 것이다. 이러한 향상된 VSRR은 결함의 수 또는 크기와 관계없이 고정 크기 대체 유닛을 사용하는 기존의 FSRR(Fixed Size Redundancy Replacement) 구성의 결점을 제거한다.
본 발명의 양상에 따라, 각각 복수의 소자들을 갖는 복수의 기본 메모리 어레이들과, 각각 복수의 중복 소자들을 가지며, 기본 메모리 어레이들에 접속되어 독립적으로 제어되는 복수의 가변 크기 중복 유닛들과, 기본 메모리 어레이들내의 결함 소자들을 가변 크기 중복 유닛들 중 적어도 하나로 대체하는 제어 수단을 더 포함하며, 적어도 하나의 가변 크기 중복 유닛 내부의 중복 소자들이 기본 메모리 어레이내의 대응하는 수의 결함 소자들을 대체하는 내결함성 메모리 디바이스가 제공된다.
본 발명의 제 2 양상에 따라, 각각 복수의 소자들을 갖는 복수의 기본 메모리 어레이들과, 각각 복수의 중복 소자들을 가지며, 각각의 기본 메모리 어레이들에 접속된 복수의 가변 크기 중복 유닛들과, 각각의 기본 메모리 어레이들내의 결함 소자들을 대체하는 제어 수단을 포함하되, 가변 크기 중복 유닛들 중 적어도 하나내의 소자들은 각각의 기본 메모리 어레이들에 접속된 내결함성 메모리 디바이스가 제공된다.
본 발명의 제 3 양상에 따라, 각각 복수의 소자들을 갖는 복수의 기본 메모리 어레이들과, 복수의 기본 메모리 어레이들에 접속된 적어도 하나의 가변 크기 중복 어레이를 포함하며, 적어도 하나의 중복 어레이는, 각각 복수의 메모리 소자들을 갖는 복수의 독립적으로 제어되는 가변 크기 중복 유닛들과, 기본 메모리 어레이내의 결함 소자들을 적어도 하나의 가변 크기 유닛으로 대체하는 제어 수단을 포함하되, 가변 크기 유닛들은 결함 소자들의 수에 따라 결함 기본 메모리 소자들을 대체하는 내결함성 메모리 디바이스가 제공된다.
본 발명의 제 4 양상에 따라, 각각 복수의 메모리 소자들을 갖는 복수의 기본 메모리 어레이들과, 기본 메모리 유닛들 중 하나와 적어도 동일한 크기를 갖는, 복수의 기본 메모리 어레이들에 접속된 적어도 하나의 가변 크기 중복 유닛과, 가변 크기 중복 유닛들 중 적어도 하나내의 결함을 복구하고, 결함 기본 어레이들 중 하나를 복구된 중복 유닛으로 대체하는 내결함성 메모리 디바이스가 제공된다.
본 발명의 제 5 양상에 따라, 메모리 디바이스에 가변 중복 대체 배열을 제공함으로써 내결함성 메모리를 제조하는 방법이 제공되며, 본 발명의 방법은 메모리 디바이스를 각각 복수의 소자들을 갖는 복수의 기본 메모리 어레이(primary memory array)들로 구성하는 단계와, 각각 복수의 중복 소자들을 가지며, 독립적으로 제어되는 복수의 가변 크기 중복 유닛(variable size redundancy unit)들을 기본 메모리 어레이들과 접속시키는 단계와, 기본 메모리 어레이들내의 결함 소자들을 가변 크기 중복 유닛들 중 적어도 하나로 대체하는 단계를 포함하며, 적어도 하나의 가변 크기 중복 유닛들내의 중복 소자들이 기본 메모리 어레이내의 대응하는 수의 결함 소자들을 대체한다.
본 발명의 제 6 양상에 따라, 가변 중복 대체 배열을 갖는 내결함성 메모리 디바이스 제조 방법이 제공되며, 본 발명의 방법은 메모리를 각각 복수의 소자들을 갖는 복수의 기본 메모리 어레이들로 구성하는 단계와, 각각 복수의 중복 소자들을 갖는 가변 크기 중복 유닛들을 각각의 기본 메모리 어레이들과 접속하는 단계와, 각각의 기본 메모리 어레이들내의 결함 소자들을 가변 크기 중복 유닛들 중 적어도 하나내의 중복 소자들로 대체하는 단계를 포함한다.
본 발명의 제 7 양상에 따라, 가변 중복 대체 배열을 갖는 내결함성 메모리 디바이스 제조 방법이 제공되며, 본 발명의 방법은 각각 복수의 소자들을 갖는 복수의 기본 메모리 어레이들을 구성하는 단계와, 적어도 하나의 가변 크기 중복 어레이를 복수의 기본 메모리 어레이들에 접속하는 단계를 포함하고, 적어도 하나의 중복 어레이는, 각각 복수의 중복 소자들을 갖는 복수의 독립적으로 제어되는 가변 크기 중복 유닛들과, 기본 메모리 어레이내의 결함 소자들을 적어도 하나의 가변 크기 중복 유닛으로 대체하는 것을 포함하되, 가변 크기 중복 유닛들은 결함 소자의 수에 따라 결함 기본 메모리 소자들을 대체한다.
본 발명의 제 8 양상에 따라, 가변 중복 대체 배열을 갖는 내결함성 메모리 디바이스 제조 방법이 제공되며, 본 발명의 방법은 각각 복수의 소자들을 갖는 복수의 기본 메모리 어레이들을 제공하는 단계와, 각각 복수의 중복 소자들을 가지며, 독립적으로 제어되는 복수의 가변 크기 중복 유닛들을 기본 메모리 어레이들과 접속하는 단계와, 기본 메모리 어레이들에 접속된 블럭 중복 어레이를 제공하는 단계와, 기본 메모리 어레이들 및 블럭 중복 어레이내의 결함 소자들을 가변 크기 중복 유닛들 중 적어도 하나로 대체하는 단계를 포함하되, 가변 크기 중복 유닛들 중 적어도 하나내의 중복 소자들이 기본 메모리 어레이 및 블럭 중복 어레이내의 대응하는 수의 결함 소자들을 대체한다.
도 1a는 메모리의 여러 섹션에서의 결함 행들을, 각각 대응되는 섹션에서 결함 행을 대체하는 RE로 교정하는 방법을 도시하는, 기존의 FSRR 인트라 블럭 대체 방안이 제공된 메모리의 개략도.
도 1b는 메모리의 한 쪽 끝에서 클러스터된 RE의 어레이가 메모리내의 소정의 위치에서 결함 행들을 선택적으로 대체하는, 기존의 FSRR 유연적 중복 대체 방안이 제공된 메모리의 개략도.
도 1c는 메모리내에서 복수의 RE에 의해 형성된 양호한 블럭이 동등한 크기의 블럭을 대체하는, 기존의 블럭 FSRR 방안이 제공된 메모리의 개략도.
도 2는 본 발명에 따라 메모리내 결함의 형태 및 크기에 따라 동적으로 RU를 할당하는 VSRR(Variable Size Redundancy Replacement)의 개략도.
도 3은 전형적인 DRAM에서 VSRR 구성이 사용되는 방법을 도시하는 256Mb DRAM의 전체 개략도.
도 4a는 본 발명에 따라 VSRR 구성에 적용가능한 제어 회로를 도시한 도면.
도 4b는 도 4a에 도시된 VSRR 구성에 적용가능한 타이밍도.
도 5a는 본 발명에 따른 중복 유닛 제어 디코더의 개략적인 블럭도.
도 5b는 도 5a의 블럭도에 적용가능한 타이밍도.
도 6a는 메모리내의 결함 소자를 대체하기 위해 도 4a 및 도 5a에 도시된 회로에 의해 제어되는 전형적인 퓨즈 래치 배열 FLAT 및 마스터 퓨즈 래치 배열 MFLAT를 도시한 도면.
도 6b는 도 6a의 블럭도에 적용가능한 타이밍도.
도 7은 라인 중복 어레이내의 RE가 기본 메모리 어레이 및 중복 블럭 어레이 모두에서의 결함을 교정하는, 도 1c의 블럭 FSRR 아키텍처에 적용가능한 실시예의 개략도.
도 8a는 도 7의 라인 및 블럭 중복 구성에 대해 사용되는 우선 디코더의 개략도.
도 8b 및 도 8c는 도 8a에 도시된 블럭도에 적용가능한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : DRAM 칩 15 : 16Mb 유닛
19 : 기본 16Mb 어레이 20 : NMOS 소자
22 : 128Kb 중복 블럭 24 : 중복 유닛 제어 회로
25 : 캐패시터 28 : 센스 증폭기
30, 35, 38 : 중복 조합 83 : 퓨즈
60, 65, 68 : CMOS 래치 회로 70, 75 : CMOS 변환 게이트
100-115 : 서브어레이 150 : 블럭 중복 어레이
130 : 가변 중복 어레이
첨부된 도면과 함께 이하 기술될 본 발명의 내용을 참조함으로써 본 발명의 전술한 목적, 양상 및 이점들, 및 그것을 달성하기 위한 방법과 본 발명 자체에 대한 것을 보다 명확하게 이해할 수 있을 것이다.
도 2를 참조하면, 가변 크기 중복 대체(VSRR) 구성이 제공된 메모리의 개략도가 도시되어 있다. 각각의 RU가 동일한 수의 RE를 포함하는 FSRR 구성과는 달리, VSRR 구성이 제공하는 다수의 RU에서 각각의 RU는 가변적인 수의 RE를 포함하고 있다. 더욱이, VSRR 배열에서 소정의 RU에서의 RE들은, 소정의 주어진 복구에서 동시에 대체된다. 예를 들어, RU0-7(즉, RU0, RU1, RU2, RU3, RU4, RU5, RU6, RU7), RU8-11(즉, RU8, RU9, RU10, RU11), RU12-13(즉, RU12, RU13), RU14및 RU15는 각각 1, 2, 4, 8 및 32 개의 RE들로 구성될 수 있다. RU0-7중 어느 하나는 단일 비트의 결함을 복구할 것이다. RU8-11중 어느 하나는 비트라인의 손실(miss) 혹은 소자들 사이에서 발생하는 단락(short)에 의해 발생된 결함을 복구할 것이다. RU12-13, RU14및 RU15는 바람직하게 결함 디코더 등과 같은 보다 큰 결함들을 다루기 위해 마련된다. RU들은 그들의 대응되는 중복 유닛 제어 회로 RUCNT에 의해 제어되며, RUCNT는 바람직하게 중복 블럭과 인접해 위치한다.
VSRR은 할당된 RE 영역에서의 소정의 문제점을 최소화하면서 가장 효율적인 RU가 복구에 사용되도록 한다. 아래 표 1에 FSRR과 VSRR 구성을 비교하여 도시하였으며, 여기에서 각각의 분류에 대해, 가상적인 실패의 분포를 복구하는데 요구되는 소자 및 중복 유닛 제어 회로 RUCNT(매칭 검출 디코더)의 전체 수를 나타내고 있다. 1 개의 32 소자 결함, 1 개의 8 소자 결함, 2 개의 4 소자 결함, 4 개의 2 소자 결함 및 8 개의 1 소자 결함의 복구가 요구되는 것으로서 정의한다.
결함의 수 1 1 2 4 8 합계
결함의 크기 32 8 4 2 1
VSRR 32/1 8/1 8/2 8/4 8/8 64/16
FSRR 32/8 8/2 8/2 16/4 32/8 96/24
RE의 수/RU의 수
전술한 표는 FSRR이 4 개의 소자를 필요로 하는 것으로 가정하며, 결함의 크기와 관계없이 하나의 디코더가 대체될 것이다. 가정한 모든 결함들을 복구하기 위해 FSRR은 96 개의 RE 및 24 개의 중복 RU를 필요로 하지만, VSRR은 단지 64 개의 RE 및 6 개의 RU를 필요로 한다. 특히, 표 1의 열 2를 참조하면, 전체적으로 하나의 32 클러스터된 결함에 대해 대체가 필요한 것으로 도시되어 있다. VSRR의 경우 결함을 복구하는 데에는 32 개의 RE를 포함하는 1 개의 유닛으로 충분하다. FSRR의 경우 동일한 결과를 얻는데 8 개의 4 RE가 필요하다. 제 2 예로서 표 1의 열 6을 참조하면 8 개의 단일 비트 결함에 대한 대체가 필요하다. VSRR의 경우 8 개의 1 RE이면 충분하지만, FSRR 구성의 경우 동일한 결과를 얻기 위해서는 8 개의 4 RE가 필요하다.
도 3을 참조하면, 16 개의 16Mb 유닛(15)들로 구성되는 256Mb DRAM 칩(10)을 도시하는 개략적인 블럭도가 도시되어 있다. 설명을 위해, 16Mb 유닛(15)은 '영역' 즉, 16Mb 유닛내에서 복구될 수 있는 결함, 및 이후 16Mb 영역에서 유연적 중복 대체로서 지칭될 영역을 정의하는 것으로 가정한다. 본 발명에 따라 중복 구성은 각각의 구성에서 결함들의 클러스터를 대체할 가변 크기의 RU들의 메뉴를 설계함으로써, 인트라 블럭 대체 및 유연적 중복 대체 모두에 잘 적용된다. 8,192(1Mb 블럭당 16 x 512) 워드라인(WL)을 갖는 16Mb 유닛은 각각 1M 셀을 갖는 16 개의 1Mb 블럭(서브어레이)으로 구성된다. 도 3의 우측을 보면, 메모리 어레이를 형성하는 모든 셀은 NMOS 소자(20) 및 캐패시터(25)로 구성되어 있다. 각각의 워드라인 WL은 2,048 NMOS 소자(20)의 게이트에 접속되어 있다. 1Mb 블럭에는 512 개의 WL이 존재하지만(즉, 512 WLs x 2,048 셀), (16 개 중에서) 소정의 1Mb 블럭이 활성화될 때 단지 1 개만이 선택된다. (주의 : 16Mb 유닛에서 8,192 개 중 단지 1 개의 WL만이 활성화됨). 캐패시터(25)에 저장된 용량성 전하는 대응하는 비트라인 BL로 전달된다. 센스 증폭기(28)는 비트라인 BL상의 전하를 증폭한다. 증폭된 비트 정보(즉, 데이터)는 대응하는 열 어드레스(도시되지 않음)에 의해 선택되어 데이터 출력 회로(도시되지 않음)로 전달된다.
기존의 인트라 블럭 대체와는 달리, 각각의 1Mb 블럭은 어떠한 중복 워드라인(RWL)도 갖고 있지 않다. 16 개의 1Mb 블럭들 중 소정의 블럭에서의 결함 WL들을 대체하기 위해 16Mb 유닛에 대해 16 개의 가변 크기 중복 유닛 RU0-15를 갖는 128Kb 중복 블럭이 설계된다. 각각의 RU0-7(중복 WL, RWL0-7)는 단일의 중복 워드라인 RWL로 구성된다. 따라서, 각각의 RU8-11(RWL7-15)는 4 개의 RWL(RWL16-23)을 포함하며, 각각의 RU12(RWL24-31) 및 각각의 RU13(RWL32-63)는 4 개의 RWL을 포함한다. RU14및 RU15는 각각 8 개 및 32 개의 RWL들로 구성된다. 이것은 결함의 크기에 따라 가장 효율적인 RU가 선택되도록 하며, 그로 인해 하드 결함 및 보유 결함시 유닛의 신뢰성을 증가시킨다. 전술한 예를 다시 보면, 중복 회로(24)를 인에이블시키면 기본 16Mb 어레이(19)내의 8,192 개의 WL들이 모두 디스에이블된다. 그 대신에, 128Kb 중복 블럭(22)내의 64 개의 RWL(중복 WL)들 중 1 개가 활성화된다. 앞서 기술한, NMOS 소자(20), 캐패시터(25) 및 센스 증폭기(28)를 포함하는 중복 회로 조합의 동작이 중복 조합(30-35-38)에도 또한 적용된다. 이러한 제어 회로의 상세한 동작은 이하에 기술된다.
16 개의 1Mb 블럭내의 워드라인들 및 중복 블럭들내의 RWL들은 도 4a의 적절한 가변 크기 RU 제어 회로 RUCNT(24)에 의해 제어된다. 보다 좋은 성능을 위해, 이들은 중복 블럭의 바닥에 위치하는 것이 바람직하다.
가변 크기 중복 대체(VSRR) 제어 회로의 블럭도를 도시하는 도 4a를 참조하면, 제어 회로는 워드라인 디코더(WSDEC), 중복 워드라인 디코더(RWLDEC), RUCNT0-7, RUCNT8-11, RUCNT12-13, RUCNT14및 RUCNT15로 표시된 가변 중복 유닛 제어 회로(RUCNT), 워드라인 드라이버(WLDRV) 및 중복 워드라인 드라이버(RWLDRV)를 포함한다. 본 발명의 VSRR 구성의 동작을 예시하고, 논의를 단순히 하기 위해 16Mb 유닛(15)(도 3을 참조)내에서 (16Mb 기본 어레이(19) 중) 하나의 WL 또는 (중복 블럭(22)내의 64 개의 RWL 중) 하나의 RWL만이 활성화되는 것으로 가정한다. 당업자라면 약간의 변형만으로도 16Mb 유닛내에서 2 개 이상의 WL들이 활성화될 것이라는 것을 쉽게 이해할 수 있을 것이다.
1) 대기 모드(standby mode), 2) 정상 활성 모드(normal active mode), 3) 가변 중복 활성 모드(variable redundancy active mode)의 상세한 동작이 이하 기술될 것이다.
도 4b는 도 4a에서 도시된 가장 적절한 신호들 즉, 어드레스 ADD, 노드 N, 노드 NR, WLON, WL 디스에이블 신호 bWLDIS, RWLE, WL 및 RWL에 대한 타이밍도이다.
대기 모드 동안(즉, 칩이 인에이블 상태가 아닐 때), 제어 라인 WLON은 로우(low) 상태이며, 그로 인해 WLDEC 출력 N, RWLDEC 출력 NR및 RUCNT의 출력 RWLE의 상태에 관계 없이(즉, 돈케어(don't care) 상태) 모든 WL들 및 RWL들은 디스에이블(모두 0)된다. 칩이 인에이블(즉, 활성 모드) 일 때, WL 또는 RWL은 활성화된다(그러나, 모두 활성화되지는 않음). WL이 인에이블될 때, 칩은 소위 정상 활성 모드로 된다. 대안적으로, RWL이 활성화될 때(이것은 WL을 디스에이블시킴), 칩은 중복 활성 모드에 있다라고 한다.
정상 활성 모드에서, 모든 중복 워드라인 인에이블 신호 RWLE는 로우 상태로 유지되며, 워드라인 디스에이블 회로 WLDISGEN의 출력 신호(bWLDIS)는 하이(high)로 유지된다. RWLE 신호 생성의 상세한 동작은 이하 기술될 것이다. 16Mb 유닛(15)(도 3 및 도 4를 참조)이 인에이블일 때, 13b의 어드레스 정보가 WLDEC로 전달되어 8,192 중 1 개의 노드 N을 인에이블시킨다. 이것은 신호 WLON이 하이로 전환될 때 8,192 중 1 개의 WL을 활성화시킨다.
중복 모드 동안, 중복 워드라인 RWL을 활성화시키는 것은 2 가지 경로의 디코딩, 즉, a) RUCNT를 통한 경로 및 b) RWLDEC를 통한 경로에 의해 제어된다. 전술한 바와 같이, 몇 개의 RE들로 구성된 RU는 적절한 RUCNT에 의해 제어된다. RU내의 각각의 RE는 대안적인 경로 b), 즉, RWLDEC에 의해 제어된다. 두 디코딩 경로는 병렬적으로 작용하며, RUCNT 및 RWLDEC의 결과에 대한 최종적인 디코딩은 RWLDRV에 영향을 미친다. 중복 모드 동안의 동작에 대한 상세한 설명은 다음에 기술될 것이다.
중복 모드는 전형적으로 RUCNT에 의해 검출되며, 그로 인해 WLON에 신호가 도달하기 이전에 적절한 RWLE를 활성화시킨다. (검출 단계는 중복 정합 검출 단계(redundancy match detection phase)라고 지칭됨). 이것은 WLDISGEN의 출력에서의 신호 bWLDIS가 0으로 전환되도록 하며, 그로 인해 16Mb 유닛에서의 워드라인이 활성화되는 것이 금지된다. RUCNT 중복 정합 검출 단계 동안, 적어도 하나의 RU에서 RE를 선택하기 위한 대안적인 경로가 RWLDEC에서 디코드된다. 동시에, 적절한 RWLDEC가 어드레스 정보로 활성화되어, 대응하는 NR을 1로 전환한다. RWLDEC를 위해 사용된 어드레스 비트의 수는 대응하는 RU에서 적절한 수의 RE들을 디코딩하는데 필요한 비트를 설정한다. 이러한 경로는 그것이 중복 모드 또는 정상 모드이건 관계 없이 독립적으로 제어된다. RWL을 활성화하는 최종적인 결정은 RWLDRV내 NR및 RWLE의 결과를 디코딩함으로써 결정된다. 전술한 2 가지 경로의 디코딩은 적절한 어드레스 지정에 의해 1 개의 RWL이 (속도의 저하없이) 활성화되도록 하며, 이 어드레스는 WLON이 하이로 전환될 때 이미 디코드된 것이다.
RWLDEC에는 본 발명의 VSRR 구성을 구현할 수 있도록 하는 가변 크기 중복 디코더가 제공된다. 예를 들어, 단일의 워드라인 대체는 디코더가 필요하지 않으며, RUCNT에 의해 생성된 RWLE 신호가 적절한 RWLE 드라이버를 직접 제어한다. 2WL, 4WL, 8WL 및 32WL 대체는 대응되는 RWLDEC에서 각각 1 비트(1b), 2 비트(2b), 3b 및 5b 디코더가 필요하다. 이번에는 이것이 어드레스 입력 ADD에 따라 적절한 노드 NR을 활성화시킨다.
도 5a 및 도 5b를 참조하면, 단일의 RU 제어 회로 RUCNT의 블럭도 및 타이밍도가 도시되어 있다. 이 회로에는 디코더(즉, AND 게이트)를 구동하는 복수의 퓨즈 래치 FLAT들이 제공된다. 기존의 FSRR 제어 회로와 VSRR 제어 회로 RUCNT 사이의 유일한 차이점은 각각의 가변 대체를 위해 요구되는 퓨즈의 수이다. 이것은 VSRR 구성에 의해 요구되는 각각의 RUCNT에 대한 비트수에 의해 결정된다. 또한, 각각의 RUCNT에 대해 1 개의 마스터 퓨즈 MFLAT가 필요하다.
단일 비트 대체 RUCNT0-7의 경우, 16Mb 유닛내의 8k 워드라인들 중 하나를 디코드 하는데 13 비트가 필요하다. 이것은 도 4a에서 13F+1MF로 표시된, 13 개의 FLAT 및 1 개의 마스터 FLAT(MFLAT)를 필요로 한다. 2WL 대체 RUCNT8-12의 경우, 1 비트를 절약할 수 있으므로 12 개의 퓨즈 및 1 개의 마스터 퓨즈(12F+1MF)로 된다. 4WL, 8WL 및 32WL 대체의 경우, RUCNT당 11, 10 및 8 개의 퓨즈 및 1 개의 마스터 퓨즈가 각각 필요하다(11F+1MF, 10F+1MF 및 8F+1MF). 그것의 동작에 대한 상세한 설명은 다음에 기술될 것이다.
RUCNT을 인에이블하기 위해, 마스터 퓨즈는 절단되어야 한다. 마스터 퓨즈가 손상되지 않은 채로 유지되는 한 MFLAT의 출력 MF는 0이다(도 5b를 참조). 따라서, 어드레스에 관계 없이 AND 게이트의 출력 RWLE는 0으로 유지된다. 마스터 퓨즈가 절단되었을 때(MF는 1로 설정), RWLE는 FLAT의 출력의 조합, 즉, FADD에 의해 제어된다. FADD는 대응하는 어드레스 입력 ADD가 프로그램된 퓨즈 정보와 정합하지 않을 때 0으로 전환된다. 이와 달리, FADD는 대응하는 ADD가 프로그램된 퓨즈 정보와 정합될 때 1로 전환된다. 오직 모든 프로그램된 퓨즈 어드레스가 ADD 입력과 정합되고, MF가 절단될 때에만 RWLE는 1로 전환된다.
도 6a를 참조하면, FLAT가 어드레스-퓨즈 비교기로서 도시된 퓨즈 래치 FLAT에 대한 개략도가 도시되어 있다. (60, 65 및 68)에 의해 형성된 CMOS 래치는 도 6b의 타이밍도에서 도시된 바와 같이, FPUP 및 FPUN에 의해 칩이 파워 업(power-up)되는 단계 동안 소자(80 및 82)에 의해 설정된다. 만약 파워 업에서 퓨즈(83)가 절단되지 않는다면, 노드 NO, N1 및 N2는 각각 0, 1 및 0으로 설정된다. 이와 달리, 만약 퓨즈(83)가 절단되면, 노드 N0, N1 및 N2는 각각 1, 0 및 1로 설정된다. 노드 N0, N1 및 N2들의 이와 같은 상태는 CMOS 래치 회로(60, 65 및 68)로 래치된다. 노드 N1 및 N2의 상태에 따라, CMOS 변환 게이트(70 및 75)들 중 하나가 개방된다.및 (회로(69)에 의해 반전된)는 각각 CMOS 변환 게이트(70 및 75)에 접속된다. 퓨즈가 손상되지 않은 상태(즉, 0의 상태)로 유지되는 한 FLAT의 출력 FADD는를 따른다. 퓨즈가 절단되었을 때 FADD는 ADD를 따른다. ADD 및 퓨즈 모두가 0 또는 1일 때 FADD는 1로 전환되어 어드레스 및 퓨즈 정합이 검출된다.
도 6a의 회로 FLAT내에 회로 MFLAT(또는 Master FLAT)가 포함되어 있으며, 적절한 타이밍 곡선(도 6b)과 나란히 도시되어 있다. (60, 65 및 68)에 의해 형성된 CMOS 래치는 도면에 도시된 바와 같이, FPUP 및 FPUN에 의해 칩이 파워 업되는 상태 동안 설정된다. 만약 파워 업 동안에 퓨즈(83)가 절단되지 않으면 노드 N0, N1 및 N2(또한, MF로 지칭됨)는 각각 0, 1, 0으로 전환된다. 그리고 MF는 0으로 되고, RUCNT(도 5a를 참조)내의 AND 게이트는 디스에이블된다. 한편, 만약 퓨즈(83)가 절단되면, 파워 업시에, 노드 N0, N1 및 N2(또한, MF로 지칭됨)는 각각 1, 0, 1로 전환되며, MF는 1로 되고, 그로 인해 RUCNT(도 5를 참조)내의 AND 게이트는 인에이블된다.
도 7을 참조하면, 본 발명의 다른 실시예, 즉, 도 1c의 기존의 블럭 아키텍처에 적용가능한 내결함성 블럭 중복 대체 구성이 도시되어 있다. 여기에는 (100 내지 115로 표시된) 복수의 서브어레이(0 내지 15)로서 구조가 이루어진 기본 메모리 어레이가 도시되어 있다. 바람직하게 기본 메모리 어레이의 바닥에 위치한 블럭 중복 어레이(150)는 적어도 하나의 결함을 포함하고 있는 것으로 가정한다. 또한, 기본 메모리 어레이내의 서브어레이(114)는 (X로 표시된) 많은 결함들을 포함하고 있는 것으로 가정한다. 이 경우 블럭 중복(150)이 전체로서 서브어레이(114)를 대체하는 데 사용될 수 있다.
당업자라면 기본 메모리 어레이, 중복 블럭 어레이 또는 (VSRR 구성에서의) 중복 유닛인가에 관계 없이 메모리 디바이스를 형성하는 서브어레이들 중 어느 것에서라도 결함이 발생될 수 있음을 잘 알 수 있을 것이다. 이와 같이, 중복 블럭 어레이내에 결함이 존재하면 실제로 그들이 결함이 있을 때 중복 어레이는 양호한 것으로 추정되므로 소정의 대체 방안에 심각한 성능상의 문제가 발생될 수 있다.
본 발명에 따르면, 그리고 도 7을 참조하면, 중복 어레이(130)는 메모리 디바이스내에서 블럭 중복 어레이내의 결함들을 교정할 수 있는 능력을 가진 것으로서 구조를 이루고 있으며, 결함 블럭 중복 어레이가 기본 어레이의 대부분을 대체할 수 있도록 하고 있다. 이러한 복구가 가능하도록 하기 위해 중복 블럭(150)이 검사되며, 발견된 소정의 결함들은 가변 중복 어레이(130)내에 포함된 RU들을 할당함으로써 복구된다.
일반적으로 도 7의 구성은 도 1c에 도시된 블럭 중복 배열에 적용된 것으로서, 도 2의 VSRR 구성에서 기술된 본 발명의 개념들의 조합으로 볼 수 있다. 가변 중복 어레이(130)내의 RU들은 소정의 서브어레이(100-115) 또는 블럭 중복 어레이(150)내의 결함들을 복구할 수 있다. 만약 서브어레이내의 결함들의 수(즉, 114)가 사전결정된 수를 초과하는 경우, 우선, 블럭(150)은 무결함(defect free)으로 되며, 그러고 난 후에야 단지 서브어레이(114)를 대체하는데 사용된다.
도 8a를 참조하면, 본 발명에 따라 메모리내의 결함 어레이를 무결함 블럭 중복 어레이로 대체하는 우선 디코더(priority decoder)의 개략도가 도시되어 있다. 우선 디코더는 기본 어레이(114) 및 블럭 중복 어레이(150)가 중복 대체를 위해 동시에 체크되는 것을 가능하게 하여 액세스가 없는 상황을 방지한다. 또한, 여기에는 2 개의 가변 크기 RU 제어 회로 RUCNT0 및 RUCNT1과, 블럭 중복 제어 회로 RUCNTBLK와, 워드라인 디스에이블 생성기 WLDISGEN과, 워드라인 드라이버 WLDRV와, 중복 워드라인 드라이버 RWLDRV 및 블럭 중복 워드라인 드라이버 BWLDRV를 포함하는 블럭도가 도시되어 있다. 비록 유사한 것들이 노드 N 및 NR을 통해 도 4a에서 대응되는 소자들에 도입되었지만, 도 8a에는 WL 디코더 WSDEC, RWL 디코더 RWLDEC 및 블럭 중복 WL 드라이버가 도시되어 있지 않다. 기본적인 제어 흐름은 도 4a를 참조하여 기술한 것과 동일하다.
전술한 구성에는 4 개의 동작, 즉, 1) 정상 동작, 2) 가변 중복 동작, 3) 블럭 중복 동작 및 4) 대체 모드 동작을 적용할 수 있으며, 여기서 블럭 중복내의 결함들은 VSRR 배열에 의해 대체된다. 동작 1) 및 2) 동안, RUCNTBLK의 출력 RWLEBLK는 0으로 유지되며, WL 및 RWL은 도 4를 참조하여 VSRR에 대해 기술한 방식으로 제어될 것이다.
모드 1) 동안, 모든 RWLE들은 0으로 유지되며 bWLDIS는 1로 유지된다. 따라서, WLON이 1로 전환될 때 대응하는 WL은 적절한 노드 N에 의해 인에이블된다.
모드 2) 동안, 적절한 RWLE는 1로 전환되며, 이것이 bWLDIS를 0으로 한다. 결과적으로, WLON이 1로 전환될 때, 적절한 RWLE 및 노드 NR에 의해 선택된 대응하는 RWL은 1로 전환된다. RWLE이 1로 전환되면 bWLDIS는 0으로 전환되며, 기본 어레이내의 적절한 WL은 디스에이블된다.
모드 3) 동안, 모든 RWLE들은 0으로 유지되며, bWLDIS는 1로 유지된다. 이와 달리, RUCNTBLK는 노드 NR의 상태에 따라 RWLEBLK에 영향을 미치는 블럭 중복 모드를 검출한다. 이것은 BWLDRV를 인에이블시키며, WLDRV를 디스에이블시킨다. 따라서, 신호 WLON이 1로 전환될 때 블럭 중복내의 대응하는 RWL은 활성화되며, 이것이 WL을 디스에이블시킨다.
모드 4) 동안, RUCNTBLK및 가변 RUCNT는 블럭 중복 대체 모드 및 VSRR 모드를 동시에 검출한다. 그러나, bWLDIS에 의해 높은 값이 취해지기 때문에 단지 (VSRR 구성에서) RWLDRV만이 인에이블되며, 동시에 WLDRV 및 BWLDRV는 디스에이블된다. 이것은 블럭 중복 대체 모드에 비해 VSRR이 우수하다는 것이다. 대안적으로, VSRR은 블럭 중복 대체보다 더 우수하며, 이것은 WLDRV 및 BWLDRV를 모두 게이팅(gating)하는 bWLDIS에 의해 달성된다(우선 디코딩이라고 지칭되는 기능). 따라서, 결함 소자가 중복 블럭의 일부일 경우에도 결함 소자를 다른 VSRR 수단으로 복구하는 것이 가능하게 한다. 비록 동작에 대한 결정이 우선 디코더로 아주 오랜 후에 되더라도, 블럭 중복 및 VSRR의 정합 검출은 동시에 행해질 수 있기 때문에 액세스 하는데 문제는 없다. 전술한 개념은 많은 결함 RE들을 포함하는 내결함성 가변 크기 RU가 결함 RU들을 보다 작은 크기의 다른 RU들로 복구하는 것이 가능하도록 하는데 효율적으로 적용될 수 있다.
본 명세서에서 기술된 본 발명은 여러 가지 다른 메모리 구성 방안에서 설계될 수 있다. 본 발명은 여러 실시예의 관점에서 기술되었지만, 당업자라면 본 발명의 정신 및 영역을 벗어나지 않고서도 다른 구현을 생각할 수 있을 것이다. 그러므로, 본 발명은 이하 기술될 특허 청구의 범위의 관점에서 판단되어야 할 것이다.
본 발명에 따른 내결함성 메모리 디바이스는 내결함성 메모리를 위한 가변 크기 중복 대체 배열을 제공한다. 또한, 본 발명은 가변 크기 중복 대체 회로 배열을 사용하여 내결함성 메모리를 제조하는 방법을 제공한다. 메모리를 형성하는 기본 어레이를 지원하는 중복 어레이는 복수의 가변 크기 중복 유닛을 포함하며, 각각의 유닛은 복수의 중복 소자를 구비한다. 메모리내의 결함을 복구하는데 사용되는 중복 유닛들은 독립적으로 제어된다. 바람직하게 복구 유닛내의 모든 중복 소자들은 동시에 대체된다. 중복 유닛내의 중복 소자들은 어드레스 라인을 디코딩함으로써 제어된다. 크기를 가변적으로 할 수 있는 이와 같은 구성상의 특징으로 인해 가장 효율적인 중복 유닛, 특히, 대체될 결함들의 클러스터의 크기와 가장 유사한 크기의 중복 유닛을 선택할 수 있다. 이러한 구성 및 방법은 액세스 속도를 향상시키고, 전력 소비를 감소시키면서도, 추가된 중복 소자 및 제어 회로에 의해 발생되는 오버헤드를 크게 감소시킨다. 또한, 우선 디코더에 의해 제어되는 내결함성 블럭 중복은 메모리내의 결함 블럭을 대체하기 위해 그것을 사용하기 전에 블럭 중복내의 결함을 복구하기 위해 VSRR 유닛을 사용하는 것이 가능하도록 한다.

Claims (76)

  1. 내결함성 메모리 디바이스(fault-tolerant memory device)에 있어서,
    ① 각각 복수의 소자들을 갖는 복수의 기본 메모리 어레이(primary memory array)들과,
    ② 각각 복수의 중복 소자들을 가지며, 상기 기본 메모리 어레이들에 접속되어 독립적으로 제어되는 복수의 가변 크기 중복 유닛(variable size redundancy unit)들과,
    ③ 상기 기본 메모리 어레이들내의 결함 소자들을 상기 가변 크기 중복 유닛들 중 적어도 하나로 대체하는 제어 수단을 더 포함하며, 상기 적어도 하나의 가변 크기 중복 유닛 내부의 상기 중복 소자들이 상기 기본 메모리 어레이내의 대응하는 수의 상기 결함 소자들을 대체하는
    내결함성 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 메모리 디바이스는 DRAM, SRAM, ROM, EPROM, EEPROM, 플래쉬 RAM(flash RAM) 및 CAM으로 구성되는 그룹으로부터 선택되는 내결함성 메모리 디바이스.
  3. 제 1 항에 있어서,
    상기 가변 크기 중복 유닛들은 가변 크기 중복 제어 회로에 의해 제어되는 내결함성 메모리 디바이스.
  4. 제 3 항에 있어서,
    상기 중복 유닛들내의 상기 중복 소자들은 어드레스 지정 디코딩 수단(addressing decoding means)에 의해 더 제어되는 내결함성 메모리 디바이스.
  5. 제 1 항에 있어서,
    상기 중복 유닛들 중 하나내의 상기 중복 소자들은 상기 기본 메모리 어레이내의 상기 결함 소자들의 클러스터를 동시에 대체하는 내결함성 메모리 디바이스.
  6. 제 1 항에 있어서,
    상기 가변 크기 중복 유닛들은 정합 검출 디코딩 수단(matching detection decoding means)에 의해 제어되는 내결함성 메모리 디바이스.
  7. 제 6 항에 있어서,
    상기 정합 검출 디코딩 수단은,
    비교기(comparator)에 접속된 마스터 퓨즈(master fuse)를 포함하는 마스터 퓨즈 래치(master fuse latch)와,
    각각 복수의 퓨즈 및 비교기를 갖는 복수의 퓨즈 래치들을 포함하며, 상기 퓨즈 래치들은 각각 게이트 수단(gating means)에 접속되며, 상기 게이트 수단은 중복 워드라인 드라이버(redundancy wordline driver) 및 워드라인 디스에이블 회로(wordline disable circuit)를 인에이블시키는 신호를 생성하는 내결함성 메모리 디바이스.
  8. 제 1 항에 있어서,
    상기 기본 메모리 어레이들내의 상기 소자들은 비트라인, 워드라인, 단일 비트, 복수의 비트, 단일 워드 및 복수의 워드로 구성되는 그룹으로부터 선택되는 내결함성 메모리 디바이스.
  9. 제 1 항에 있어서,
    상기 가변 중복 유닛들내의 상기 중복 소자들은 인트라 블럭 대체 모드(intra-block replacement mode)에서 상기 기본 메모리 어레이내에 존재하는 상기 결함 소자들의 클러스터를 대체하는 내결함성 메모리 디바이스.
  10. 제 1 항에 있어서,
    상기 가변 크기 중복 유닛들내의 상기 중복 소자들은 유연적 중복 대체 모드(flexible redundancy replacement mode)에서 상기 기본 메모리 어레이내에 존재하는 상기 결함 소자들의 클러스터를 대체하는 내결함성 메모리 디바이스.
  11. 제 1 항에 있어서,
    상기 가변 크기 중복 유닛들내의 상기 중복 소자들은 인트라 블럭 대체 모드에서 상기 기본 메모리 어레이들내에 임의적으로 분포된 개별적인 결함 소자들을 대체하는 내결함성 메모리 디바이스.
  12. 제 1 항에 있어서,
    상기 가변 크기 중복 유닛들내의 상기 중복 소자들은 유연적 중복 대체 모드에서 상기 기본 메모리 어레이들내에 임의적으로 분포된 개별적인 결함 소자들을 대체하는 내결함성 메모리 디바이스.
  13. 제 1 항에 있어서,
    상기 제어 수단은,
    워드라인 디스에이블 회로에 의해 제어되는 워드라인 드라이버에 접속된 적어도 하나의 워드라인과,
    어드레스 라인에 의해 상기 적어도 하나의 워드라인 드라이버에 접속된 적어도 하나의 워드라인 디코더와,
    중복 워드라인 드라이버에 접속된 적어도 하나의 중복 워드라인과,
    적어도 하나의 중복 워드라인 드라이버에 접속된 적어도 하나의 중복 워드라인 디코더―상기 접속은 어드레스 라인에 의해 제공되며, 상기 적어도 하나의 중복 워드라인 드라이버는 상기 중복 워드라인 디코더들 중 하나에 의해 제어됨―와,
    상기 중복 워드라인 드라이버들을 인에이블하고, 상기 워드라인 디스에이블 회로를 인에이블하며, 그 결과 상기 워드라인들 중 대응하는 하나를 금지하는 적어도 하나의 가변 크기 중복 제어 회로
    를 더 포함하는 내결함성 메모리 디바이스.
  14. 제 13 항에 있어서,
    상기 중복 워드라인 드라이버들은 각각 복수의 중복 워드라인들을 제어하며, 상기 워드라인 드라이버들은 각각 복수의 상기 워드라인들을 제어하는 내결함성 메모리 디바이스.
  15. 제 13 항에 있어서,
    상기 워드라인 디스에이블 회로는 상기 적어도 하나의 가변 크기 중복 제어 회로에 의해 제어되는 내결함성 메모리 디바이스.
  16. 제 13 항에 있어서,
    상기 적어도 하나의 가변 크기 중복 제어 회로는 AND 게이트인 내결함성 메모리 디바이스.
  17. 내결함성 메모리 디바이스에 있어서,
    ① 각각 복수의 소자들을 갖는 복수의 기본 메모리 어레이들과,
    ② 각각 복수의 중복 소자들을 가지며, 상기 각각의 기본 메모리 어레이들에 접속된 복수의 가변 크기 중복 유닛들과,
    ③ 상기 각각의 기본 메모리 어레이들내의 결함 소자들을 대체하는 제어 수단을 포함하되, 상기 가변 크기 중복 유닛들 중 적어도 하나내의 상기 중복 소자들은 각각의 상기 기본 메모리 어레이들에 접속된 내결함성 메모리 디바이스.
  18. 내결함성 메모리 디바이스에 있어서,
    상기 메모리 디바이스는,
    ① 각각 복수의 소자들을 갖는 복수의 기본 메모리 어레이들과,
    ② 상기 복수의 기본 메모리 어레이들에 접속된 적어도 하나의 가변 크기 중복 어레이를 포함하며, 상기 적어도 하나의 중복 어레이는, ⓐ 각각 복수의 중복 소자들을 갖는 복수의 독립적으로 제어되는 가변 크기 중복 유닛들과, ⓑ 상기 기본 메모리 어레이내의 결함 소자들을 상기 적어도 하나의 가변 크기 중복 유닛으로 대체하는 제어 수단을 포함하되, 상기 가변 크기 중복 유닛들은 상기 결함 소자들의 수에 따라 상기 결함 기본 메모리 소자들을 대체하는 내결함성 메모리 디바이스.
  19. 제 18 항에 있어서,
    상기 가변 크기 중복 유닛은 가변 크기 중복 제어 회로에 의해 제어되는 내결함성 메모리 디바이스.
  20. 제 18 항에 있어서,
    상기 가변 크기 중복 유닛들내의 상기 소자들은 어드레스 지정 디코딩 수단에 의해 더 제어되는 내결함성 메모리 디바이스.
  21. 제 20 항에 있어서,
    상기 가변 크기 중복 유닛들은 상기 기본 메모리 어레이들 중 적어도 하나와 일체화되어 있는 내결함성 메모리 디바이스.
  22. 제 21 항에 있어서,
    상기 가변 크기 중복 유닛들은 상기 중복 어레이들 중 하나와 일체화되어 있는 내결함성 메모리 디바이스.
  23. 내결함성 메모리 디바이스에 있어서,
    ① 각각 복수의 소자들을 갖는 복수의 기본 메모리 어레이들과,
    ② 각각 복수의 중복 소자들을 가지며, 상기 기본 메모리 어레이들에 접속되어 독립적으로 제어되는 복수의 가변 크기 중복 유닛들과,
    ③ 상기 기본 메모리 어레이들에 접속된 블럭 중복 어레이와,
    ④ 상기 기본 메모리 어레이들 및 상기 블럭 중복 어레이내의 결함 소자들을 상기 가변 크기 중복 유닛들 중 적어도 하나로 대체하는 제어 수단을 포함하되, 상기 가변 크기 중복 유닛들 중 적어도 하나내의 상기 중복 소자들이 상기 기본 메모리 어레이 및 상기 블럭 중복 어레이내의 대응하는 수의 상기 결함 소자들을 대체하는
    내결함성 메모리 디바이스.
  24. 제 23 항에 있어서,
    상기 블럭 중복 어레이는 상기 기본 어레이들 중 하나를 대체하는 내결함성 메모리 디바이스.
  25. 제 23 항에 있어서,
    복구 수단(repair means)이 상기 블럭 중복 어레이내의 결함들을 복구하되, 상기 복구된 블럭 중복 어레이는 상기 기본 어레이들 중 하나를 후속적으로 대체하는 내결함성 메모리 디바이스.
  26. 제 25 항에 있어서,
    상기 복구 수단은 중복 어레이를 더 포함하는 내결함성 메모리 디바이스.
  27. 제 26 항에 있어서,
    상기 복구 수단은 가변 크기 중복 유닛을 더 포함하는 내결함성 메모리 디바이스.
  28. 제 26 항에 있어서,
    상기 복구 수단은 인트라 블럭 중복 유닛을 더 포함하는 내결함성 메모리 디바이스.
  29. 제 25 항에 있어서,
    상기 복구 수단은 유연적 중복 유닛을 더 포함하는 내결함성 메모리 디바이스.
  30. 제 25 항에 있어서,
    복구 수단이 상기 블럭 중복 어레이내의 결함들을 복구하되, 상기 복구된 블럭 중복 어레이는 상기 기본 어레이들 중 하나를 동시에 대체하는 내결함성 메모리 디바이스.
  31. 내결함성 메모리 디바이스에 있어서,
    ① 각각 복수의 소자들을 갖는 복수의 기본 메모리 어레이들과,
    ② 각각 복수의 중복 소자들을 가지며, 상기 기본 메모리 어레이들에 접속되어 독립적으로 제어되는 복수의 가변 크기 중복 유닛들과,
    ③ 상기 기본 메모리 어레이들에 접속된 블럭 중복 어레이와,
    ④ 상기 기본 메모리 어레이들 및 상기 블럭 중복 어레이내의 결함 소자들을 상기 가변 크기 중복 유닛들 중 적어도 하나로 대체하는 제어 수단―상기 적어도 하나의 가변 크기 중복 유닛내의 상기 중복 소자들은 상기 기본 메모리 어레이 및 상기 블럭 중복 어레이내의 대응하는 수의 상기 결함 소자들을 대체함―과,
    ⑤ 상기 중복 워드라인들 중 적어도 하나를 선택하고, 상기 워드라인들 중 대응하는 결함 워드라인을 디스에이블시키는 디코딩 수단
    을 포함하는 내결함성 메모리 디바이스.
  32. 제 31 항에 있어서,
    상기 디코딩 수단은,
    서로 다른 디코딩 구성을 제공하는 복수의 입력들을 각각 갖는, 상기 중복 워드라인들을 제어하는 중복 워드라인 디코더들을 더 포함하는 내결함성 메모리 디바이스.
  33. 제 32 항에 있어서,
    각각의 상기 중복 워드라인 디코더들은 상기 중복 워드라인들 중 하나에 부착된 중복 워드라인 드라이버를 제어하는 내결함성 메모리 디바이스.
  34. 제 33 항에 있어서,
    상기 중복 워드라인 디코더의 입력의 수는 상기 가변 크기 중복 유닛들내의 결함 소자들을 대체하는 상기 중복 소자들의 수에 대응하는 내결함성 메모리 디바이스.
  35. 제 32 항에 있어서,
    상기 중복 워드라인 디코더들은 어드레스 지정 디코딩 수단에 의해 제어되며, 상기 어드레스 지정 디코딩 수단은 상기 중복 워드라인들에 접속된 중복 정합 검출 수단과는 독립적으로 활성화되는 내결함성 메모리 디바이스.
  36. 내결함성 메모리 디바이스에 있어서,
    ① 각각 복수의 소자들을 갖는 복수의 기본 메모리 어레이들과,
    ② 각각 복수의 중복 소자들을 가지며, 상기 기본 메모리 어레이들에 접속되어 독립적으로 제어되는 복수의 가변 크기 중복 유닛들과,
    ③ 결함이 있는 상기 가변 크기 중복 유닛을 상기 결함 가변 크기 중복 유닛내의 소자들의 수보다 적은 수의 상기 중복 소자들을 갖는 적어도 다른 상기 가변 크기 중복 유닛으로 대체하는 제어 수단을 포함하되, 상기 제어 수단은 상기 기본 메모리 어레이들내의 결함 소자들을 상기 가변 크기 중복 유닛들 중 적어로 하나로 더 대체하며, 적어도 하나의 상기 가변 크기 중복 유닛내의 상기 중복 소자들이 상기 기본 메모리 어레이내의 대응하는 수의 상기 결함 소자들을 대체하는 내결함성 메모리 디바이스.
  37. 내결함성 메모리 디바이스에 있어서,
    ① 각각 복수의 소자들을 갖는 복수의 기본 메모리 어레이들과,
    ② 각각 복수의 중복 소자들을 가지며, 상기 기본 메모리 어레이들에 접속되어 독립적으로 제어되는 복수의 가변 크기 중복 유닛들과,
    ③ 디스에이블 생성 수단 및 워드라인 구동 수단을 구동하는 적어도 2 개의 중복 정합 검출 수단, 및 적어도 하나는 우선 디코딩 수단(priority decoding means)에 의해 제어되는 적어도 2 개의 중복 워드라인 구동 수단을 포함하는 디코딩 수단
    을 포함하는 내결함성 메모리 디바이스.
  38. 제 37 항에 있어서,
    상기 적어도 2 개의 중복 정합 검출 수단은 중복 모드를 동시에 검출하되, 상기 중복 워드라인들 중 대응하는 하나는 상기 우선 디코딩 수단에 의해 디스에이블되는 내결함성 메모리 디바이스.
  39. 메모리 디바이스에 가변 크기 중복 대체(variable size redundancy replacement) 배열을 제공하여 내결함성 메모리 디바이스(fault-tolerant memory device)를 제조하는 방법에 있어서,
    a) 상기 메모리 디바이스를 각각 복수의 소자들을 갖는 복수의 기본 메모리 어레이(primary memory array)들로 구성하는 단계와,
    b) 각각 복수의 중복 소자들을 가지며, 독립적으로 제어되는 복수의 가변 크기 중복 유닛(variable size redundancy unit)들을 상기 기본 메모리 어레이들과 접속시키는 단계와,
    c) 상기 기본 메모리 어레이들내의 결함 소자들을 상기 가변 크기 중복 유닛들 중 적어도 하나로 대체하는 단계를 포함하며, 상기 적어도 하나의 가변 크기 중복 유닛들내의 상기 중복 소자들이 상기 기본 메모리 어레이내의 대응하는 수의 상기 결함 소자들을 대체하는
    내결함성 메모리 디바이스 제조 방법.
  40. 제 39 항에 있어서,
    상기 메모리 디바이스는 DRAM, SRAM, ROM, EPROM, EEPROM, 플래쉬 RAM 및 CAM으로 구성되는 그룹으로부터 선택되는 내결함성 메모리 디바이스 제조 방법.
  41. 제 39 항에 있어서,
    상기 가변 크기 중복 유닛들은 가변 크기 중복 제어 회로에 의해 제어되는 내결함성 메모리 디바이스 제조 방법.
  42. 제 41 항에 있어서,
    상기 중복 유닛들내의 상기 중복 소자들은 어드레스 지정 디코딩 수단(addressing decoding means)에 의해 더 제어되는 내결함성 메모리 디바이스 제조 방법.
  43. 제 39 항에 있어서,
    상기 중복 유닛들 중 하나내의 상기 소자들은 상기 기본 메모리 어레이내의 결함 소자들의 클러스터를 동시에 대체하는 내결함성 메모리 디바이스 제조 방법.
  44. 제 39 항에 있어서,
    상기 가변 크기 중복 유닛들은 정합 검출 디코딩 수단(matching detection decoding means)에 의해 제어되는 내결함성 메모리 디바이스 제조 방법.
  45. 제 44 항에 있어서,
    상기 정합 검출 디코딩 수단은,
    비교기(comparator)에 접속된 마스터 퓨즈(master fuse)를 포함하는 마스터 퓨즈 래치(master fuse latch)와,
    각각 복수의 퓨즈 및 비교기를 갖는 복수의 퓨즈 래치들을 포함하며, 상기 퓨즈 래치들은 각각 게이트 수단에 접속되며, 상기 게이트 수단은 중복 워드라인 드라이버 및 워드라인 디스에이블 회로를 인에이블시키는 신호를 생성하는 내결함성 메모리 디바이스 제조 방법.
  46. 제 39 항에 있어서,
    상기 기본 메모리 어레이들내의 상기 소자들은 비트 라인, 워드 라인, 단일 비트, 복수의 비트, 단일 워드 및 복수의 워드로 구성되는 그룹으로부터 선택되는 내결함성 메모리 디바이스 제조 방법.
  47. 제 39 항에 있어서,
    상기 가변 크기 중복 유닛들은 인트라 블럭 대체 모드(intra-block replacement mode)에서 상기 기본 메모리 어레이들내의 결함 소자들의 클러스터를 대체하는 내결함성 메모리 디바이스 제조 방법.
  48. 제 39 항에 있어서,
    상기 가변 크기 중복 유닛들은 유연적 중복 대체 모드(flexible redundancy replacement mode)에서 상기 기본 메모리 어레이들내의 결함 소자들의 클러스터를 대체하는 내결함성 메모리 디바이스 제조 방법.
  49. 제 39 항에 있어서,
    상기 가변 크기 중복 유닛들은 인트라 블럭 대체 모드에서 상기 기본 메모리 어레이들내에 임의적으로 분포된 개별적인 결함들을 대체하는 내결함성 메모리 디바이스 제조 방법.
  50. 제 39 항에 있어서,
    상기 가변 크기 중복 유닛들은 유연적 중복 대체 모드에서 상기 기본 메모리 어레이들내에 임의적으로 분포된 개별적인 결함들을 대체하는 내결함성 메모리 디바이스 제조 방법.
  51. 제 39 항에 있어서,
    c)의 대체 단계는,
    워드 라인 디스에이블 회로에 의해 제어되는 워드 라인 드라이버에 접속된 적어도 하나의 워드 라인을 제공하는 단계와,
    어드레스 라인에 의해 상기 적어도 하나의 워드 라인 드라이버에 접속된 적어도 하나의 워드 라인 디코더를 제공하는 단계와,
    중복 워드 라인 드라이버에 접속된 적어도 하나의 중복 워드 라인을 제공하는 단계와,
    적어도 하나의 중복 워드 라인 디코더를 적어도 하나의 중복 워드 라인 드라이버에 접속하는 단계―상기 접속은 어드레스 라인에 의해 제공되며, 상기 적어도 하나의 중복 워드라인 드라이버는 상기 중복 워드라인 디코더에 의해 제어됨―와,
    상기 중복 워드 라인 드라이버들을 인에이블하고, 상기 워드 라인 디스에이블 회로를 인에이블하며, 그 결과 상기 워드 라인들 중 대응하는 하나를 금지하는 적어도 하나의 가변 크기 중복 제어 회로를 제공하는 단계
    를 더 포함하는 내결함성 메모리 디바이스 제조 방법.
  52. 제 51 항에 있어서,
    상기 중복 워드 라인 드라이버들은 각각 복수의 중복 워드 라인들을 제어하며, 상기 워드라인 드라이버들은 각각 복수의 상기 워드 라인들을 제어하는 내결함성 메모리 디바이스 제조 방법.
  53. 제 51 항에 있어서,
    상기 워드 라인 디스에이블 회로는 상기 적어도 하나의 가변 크기 중복 제어 회로에 의해 제어되는 내결함성 메모리 디바이스 제조 방법.
  54. 제 51 항에 있어서,
    상기 적어도 하나의 가변 크기 중복 제어 회로는 AND 게이트인 내결함성 메모리 디바이스 제조 방법.
  55. 메모리 디바이스에 가변 크기 중복 대체 배열을 제공하여 내결함성 메모리 디바이스를 제조하는 방법에 있어서,
    ① 상기 메모리를 각각 복수의 소자들을 갖는 복수의 기본 메모리 어레이들로 구성하는 단계와,
    ② 각각 복수의 중복 소자들을 갖는 복수의 가변 크기 중복 유닛들을 각각의 상기 기본 메모리 어레이들과 접속하는 단계와,
    ③ 각각의 상기 기본 메모리 어레이들내의 결함 소자들을 상기 가변 크기 중복 유닛들 중 적어도 하나내의 상기 중복 소자들로 대체하는 단계
    를 포함하는 내결함성 메모리 디바이스 제조 방법.
  56. 메모리 디바이스에 가변 크기 중복 대체 배열을 제공하여 내결함성 메모리 디바이스를 제조하는 방법에 있어서,
    상기 방법은,
    ① 각각 복수의 소자들을 갖는 복수의 기본 메모리 어레이들을 구성하는 단계와,
    ② 적어도 하나의 가변 크기 중복 어레이를 상기 복수의 기본 메모리 어레이들에 접속하는 단계를 포함하고, 상기 적어도 하나의 중복 어레이는, ⓐ 각각 복수의 중복 소자들을 갖는 복수의 독립적으로 제어되는 가변 크기 중복 유닛들과, ⓑ 상기 기본 메모리 어레이내의 결함 소자들을 상기 적어도 하나의 가변 크기 중복 유닛으로 대체하는 제어 수단을 포함하되, 상기 가변 크기 중복 유닛들은 상기 결함 소자들의 수에 따라 상기 결함 기본 메모리 소자들을 대체하는 내결함성 메모리 디바이스 제조 방법.
  57. 제 56 항에 있어서,
    상기 가변 크기 중복 유닛은 가변 크기 중복 제어 회로에 의해 제어되는 내결함성 메모리 디바이스 제조 방법.
  58. 제 56 항에 있어서,
    상기 가변 크기 중복 유닛들내의 상기 소자들은 어드레스 지정 디코딩 수단에 의해 더 제어되는 내결함성 메모리 디바이스 제조 방법.
  59. 제 58 항에 있어서,
    상기 가변 크기 중복 유닛들은 상기 기본 메모리 어레이들 중 적어도 하나와 일체화되어 있는 내결함성 메모리 디바이스 제조 방법.
  60. 제 59 항에 있어서,
    상기 가변 크기 중복 유닛들은 상기 중복 어레이들 중 하나와 일체화되어 있는 내결함성 메모리 디바이스 제조 방법.
  61. 메모리 디바이스에 가변 크기 중복 대체 배열을 제공하여 내결함성 메모리 디바이스를 제조하는 방법에 있어서,
    ① 각각 복수의 소자들을 갖는 복수의 기본 메모리 어레이들을 제공하는 단계와,
    ② 각각 복수의 중복 소자들을 가지며, 독립적으로 제어되는 복수의 가변 크기 중복 유닛들을 상기 기본 메모리 어레이들과 접속하는 단계와,
    ③ 상기 기본 메모리 어레이들에 접속된 블럭 중복 어레이를 제공하는 단계와,
    ④ 상기 기본 메모리 어레이들 및 상기 블럭 중복 어레이내의 결함 소자들을 상기 가변 크기 중복 유닛들 중 적어도 하나로 대체하는 단계를 포함하되, 상기 가변 크기 중복 유닛들 중 적어도 하나내의 상기 중복 소자들이 상기 기본 메모리 어레이 및 상기 블럭 중복 어레이내의 대응하는 수의 상기 결함 소자들을 대체하는
    내결함성 메모리 디바이스 제조 방법.
  62. 제 61 항에 있어서,
    상기 블럭 중복 어레이는 상기 기본 어레이들 중 하나를 대체하는 내결함성 메모리 디바이스 제조 방법.
  63. 제 61 항에 있어서,
    복구 수단(repair means)이 기 블럭 중복 어레이내의 결함들을 복구하되, 상기 복구된 블럭 중복 어레이는 상기 기본 어레이들 중 하나를 후속적으로 대체하는 내결함성 메모리 디바이스 제조 방법.
  64. 제 63 항에 있어서,
    상기 복구 수단은 중복 어레이를 더 포함하는 내결함성 메모리 디바이스 제조 방법.
  65. 제 64 항에 있어서,
    상기 복구 수단은 적어도 하나의 가변 크기 중복 유닛을 더 포함하는 내결함성 메모리 디바이스 제조 방법.
  66. 제 64 항에 있어서,
    상기 복구 수단은 인트라 블럭 중복 유닛을 더 포함하는 내결함성 메모리 디바이스 제조 방법.
  67. 제 63 항에 있어서,
    상기 복구 수단은 유연적 중복 유닛을 더 포함하는 내결함성 메모리 디바이스 제조 방법.
  68. 제 63 항에 있어서,
    복구 수단이 상기 블럭 중복 어레이내의 결함들을 복구하되, 상기 복구된 블럭 중복 어레이는 상기 기본 어레이들 중 하나를 동시에 대체하는 내결함성 메모리 디바이스 제조 방법.
  69. 메모리 디바이스에 가변 크기 중복 대체 배열을 제공하여 내결함성 메모리 디바이스를 제조하는 방법에 있어서,
    a) 메모리를 각각 복수의 소자들을 갖는 복수의 기본 메모리 어레이들로 구성하는 단계와,
    b) 각각 복수의 중복 소자들을 가지며, 독립적으로 제어되는 복수의 가변 크기 중복 유닛을 상기 기본 메모리 어레이들과 접속하는 단계와,
    c) 블럭 중복 어레이를 상기 기본 메모리 어레이들에 접속하는 단계와,
    d) 상기 기본 메모리 어레이들 및 상기 블럭 중복 어레이내의 결함 소자들을 상기 가변 크기 중복 유닛들 중 하나로 대체하는 단계와,
    e) 상기 기본 메모리 어레이 및 상기 블럭 중복 어레이내의 대응하는 수의 결함 소자들을 상기 적어도 하나의 가변 크기 중복 유닛내의 상기 소자들로 대체하는 단계와,
    f) 상기 중복 워드 라인들 중 적어도 하나를 디코딩하고, 상기 워드 라인들 중 대응하는 결함 워드 라인을 디스에이블하는 단계
    를 포함하는 내결함성 메모리 디바이스 제조 방법.
  70. 제 69 항에 있어서,
    f) 단계에서,
    상기 디코딩 단계는 서로 다른 디코딩 구성을 제공하는 복수의 입력들을 각각 갖는, 상기 중복 워드 라인들을 제어하는 중복 워드 라인 디코더들을 더 포함하는 회로에 의해 수행되는 내결함성 메모리 디바이스 제조 방법.
  71. 제 70 항에 있어서,
    각각의 상기 중복 워드 라인 디코더들은 상기 중복 워드 라인들 중 하나에 부착된 중복 워드 라인 드라이버를 제어하는 내결함성 메모리 디바이스 제조 방법.
  72. 제 71 항에 있어서,
    상기 중복 워드 라인 디코더의 입력의 수는 상기 가변 중복 대체 유닛들내에 포함된 상기 결함 소자들을 대체하는 상기 중복 소자들의 수에 대응하는 내결함성 메모리 디바이스 제조 방법.
  73. 제 70 항에 있어서,
    상기 중복 워드 라인 디코더들은 어드레스 지정 디코딩 수단에 의해 제어되며, 상기 어드레스 지정 디코딩 수단은 상기 중복 워드 라인들에 접속된 중복 정합 검출 수단과는 독립적으로 활성화되는 내결함성 메모리 디바이스 제조 방법.
  74. 메모리 디바이스에 가변 크기 중복 대체 배열을 제공하여 내결함성 메모리 디바이스를 제조하는 방법에 있어서,
    ① 각각 복수의 소자들을 갖는 복수의 기본 메모리 어레이들을 제공하는 단계와,
    ② 각각 복수의 중복 소자들을 가지며, 독립적으로 제어되는 복수의 가변 크기 중복 유닛들을 상기 기본 메모리 어레이들과 접속하는 단계와,
    ③ 결함이 있는 상기 가변 크기 중복 유닛을 상기 결함 가변 크기 중복 유닛내의 상기 소자들의 수보다 적은 수의 상기 소자들을 갖는 적어도 다른 상기 가변 크기 중복 유닛으로 대체하는 단계와,
    ④ 상기 기본 메모리 어레이들내의 결함 소자들을 상기 가변 크기 중복 유닛들 중 적어도 하나로 대체하는 단계를 포함하되, 상기 적어도 하나의 상기 가변 크기 중복 유닛내의 상기 소자들이 상기 기본 메모리 어레이내의 대응하는 수의 결함 소자들을 대체하는
    내결함성 메모리 디바이스 제조 방법.
  75. 메모리 디바이스에 가변 크기 중복 대체 배열을 제공하여 내결함성 메모리 디바이스를 제조하는 방법에 있어서,
    ① 각각 복수의 소자들을 갖는 복수의 기본 메모리 어레이들을 구성하는 단계와,
    ② 각각 복수의 중복 소자들을 가지며, 독립적으로 제어되는 복수의 가변 크기 중복 유닛들을 상기 기본 메모리 어레이들과 접속하는 단계와,
    ③ 디스에이블 회로 및 워드 라인 드라이버들을 구동하는 적어도 2 개의 중복 정합 검출 회로들, 및 적어도 하나는 우선 디코더(priority decoder)에 의해 제어되는 적어도 2 개의 중복 워드 라인 드라이버를 포함하는 디코더를 제공하는 단계
    를 포함하는 내결함성 메모리 디바이스 제조 방법.
  76. 제 75 항에 있어서,
    상기 적어도 2 개의 중복 정합 검출 수단은 중복 모드를 동시에 검출하되, 상기 중복 워드 라인들 중 대응하는 하나는 상기 우선 디코딩 수단에 의해 디스에이블되는 내결함성 메모리 디바이스 제조 방법.
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