KR19980078537A - 디지탈 시스템의 최적 리셋타임 공급장치 - Google Patents

Abstract

본 발명은 디지탈 시스템의 리셋-타임(Reset-Time) 공급장치에 관한 것으로, 특히 각각의 칩들에 원하는 만큼의 리셋-타임을 공급하는데 적당하도록 한 디지탈 시스템의 최적 리셋-타임 공급장치에 관한 것으로, 서로다른 리셋-타임을 갖는 복수개의 주변 디바이스을 구비한 시스템에 있어서, 상기 각 디바이스에 내장되어 외부에서 입력되는 리셋펄스를 각 디바이스의 리셋-타임에 맞게 딜레이 컨트롤 신호를 발생시키는 복수개의 딜레이부와, 상기 각 디바이스에 내장되어 상기 해당 딜레이부에서 딜레이된 시간만큼 래치하여 해당 디바이스에 리셋펄스를 출력하는 복수개의 RS 래치부를 포함하여 구성됨을 특징으로 한다.

Description

디지탈 시스템의 최적 리셋타임 공급장치

본 발명은 디지탈 시스템의 리셋-타임(Reset-Time) 공급장치에 관한 것으로, 특히 각각의 칩들에 원하는 만큼의 리셋-타임을 공급하는데 적당하도록 한 디지탈 시스템의 최적 리셋-타임 공급장치에 관한 것이다.

종래의 디지탈 시스템의 리셋-타임 공급장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.

도 1은 종래의 디지탈 시스템의 리셋 공급장치를 개략적으로 나타낸 구성 블록도이다.

도 1에 도시한 바와같이 제 1 주변 디바이스(1) 및 제 2 주변 디바이스(2)와, 상기 제 1, 제 2 주변 디바이스(1)(2)의 읽기/쓰기(read/write)를 컨트롤 버스에 의해 컨트롤하는 컨트롤 프로세스(3)와, 커패시터(C), 저항(R), 반전 슈미트 트리거(D), 인버터(I), 스위치(S)등으로 이루어져, 파워-온 상태에서 상기 제 1, 제 2 주변 디바이스(1)(2) 및 컨트롤 프로세스(3)를 초기화 시키기 위한 리셋신호를 보내주는 오토-파워 온 리셋신호(Auto-Power On Reset Signal)발생장치(4)로 구성된다.

그리고 제 1, 제 2 주변 디바이스(1)(2) 및 컨트롤 프로세스(3)에 각각의 시스템 클럭(System Clock)이 입력된다.

이와같이 구성된 종래의 디지탈 시스템의 리셋-타임 공급장치의 리셋-타이밍의 간격은 오토-파워 온 리셋신호 발생장치(4)의 커패시터(C)와 저항(R)의 값으로 조절하는데 전원공급시 커패시터(C)의 충방전으로 오토-파워 온 리셋신호 발생장치(4)의 (a)부분에서는 도 2의 (a)의 파형도와 같이 신호의 변화경사가 완만하게 나타나고, 상기 오토-파워 온 리셋신호 발생장치(4)의 (a)부분에서의 파형도가 반전 슈미트 트리거(D)를 거치면 도 2의 (b)의 파형도와 같이 커패시터(C)와 저항(R)에 따른 CR 타이밍의 경사 부분에서 임의의 전압이 될 때까지 지연시간(Delay Time)이 존재한다.

그리고 지연시간 후 제 1, 제 2 주변 디바이스(1)(2) 및 컨트롤 프로세스(3)에 리셋-타임을 공급한다.

즉, CR 딜레이에 의한 리셋 펄스의 폭은 V_TH=½V_cc일때, T_width=0.69CR 이다.

일반적으로 제 1, 제 2. 주변 디바이스(1)(2) 및 컨트롤 프로세스(3)는 대부분 수백 nsec의 짧은 리셋-타이밍을 요구하지만 이는 주변 크리스탈 등이 정상동작을 하는데 있어 거의 지연이 없을 경우에만 가능하고, 실제 머신싸이클(Machine Cycle)을 제공하는데 외부 크리스탈이 정상상태에 이르기 까지는 로직에 따라 수백 msec가 필요하기 때문에 오토-파워 온 리셋 타이밍도도 이것 이상으로 길게 해 주어야 한다.

종래와 같이 구성된 디지탈 시스템의 리셋-타임 공급장치에 있어서는 다음과 같은 문제점이 있었다.

첫째, 시스템의 설계자가 모든 주변 디바이스들의 최소 리셋-타임을 일일이 숙지하여 리셋 공급장치 즉, 오토-파워 온 리셋신호 발생장치를 꾸며야 한다.

둘째, 짧은 리셋-타이밍을 요구하는 주변 디바이스일 경우에도 최소의 리셋-타임을 주기보다는 가장 긴 리셋-타임을 요구하는 주변 디바이스의 리셋-타이밍에 맞추므로 불필요하게 타이밍을 길게 주어야 한다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 시스템의 설계자가 각각의 주변 디바이스의 최소 리셋-타임을 고려하지 않고 펄스신호만 주어도 최적의 리셋-타임을 공급하는데 적당한 디지탈 시스템의 최적 리셋-타임 공급장치를 제공하는데 그 목적이 있다.

도 1은 종래의 디지탈 시스템의 리셋 공급장치를 개략적으로 나타낸 구성 블록도

도 2는 도 1에 따른 타이밍도

도 3은 본 발명의 디지탈 시스템의 리셋 공급장치를 개략적으로 나타낸 구성 블록도

도 4는 도 3에 따른 타이밍도

도면의 주요부분에 대한 부호의 설명

31 : 제 1 딜레이부 32 : 제 1 RS 래치부

33 : 제 1 디바이스 34 : 제 1 주변 디바이스 소자

35 : 제 2 딜레이부 36 : 제 2 RS 래치부

37 : 제 2 디바이스 38 : 제 2 주변 디바이스 소자

39 : 제 3 딜레이부 40 : 제 3 RS 래치부

41 : 제 3 디바이스 42 : 제 3 주변 디바이스 소자

상기와 같은 목적을 달성하기 위한 본 발명의 디지탈 시스템의 최적 리셋-타임 공급장치는 서로다른 리셋-타임을 갖는 복수개의 주변 디바이스을 구비한 디지탈 시스템에 있어서, 상기 각 디바이스에 내장되어 외부에서 입력되는 리셋펄스를 각 디바이스의 리셋-타임에 맞게 딜레이 컨트롤 신호를 발생시키는 복수개의 딜레이부와, 상기 각 디바이스에 내장되어 상기 해당 딜레이부에서 딜레이된 시간만큼 래치하여 해당 디바이스에 리셋펄스를 출력하는 복수개의 RS 래치부를 포함하여 구성됨을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 디지탈 시스템의 최적 리셋-타임 공급장치에 대하여 보다 상세히 설명하면 다음과 같다.

도 3은 본 발명의 디지탈 시스템의 리셋 공급장치를 개략적으로 나타낸 구성 블록도이다.

도 3에 도시한 바와같이 외부에서 입력되는 리셋펄스(Reset Pulse)를 일정시간 지연 시켜 딜레이 컨트롤 신호를 발생하는 제 1 딜레이부(31)와, 상기 외부 리셋펄스(Reset Pluse)를 논리합하고 반전하여 출력하는 제 1 NOR 게이트(NOR1)와 상기 제 1 NOR 게이트(NOR1)의 출력값(Q)과 상기 제 1 딜레이부(31)의 출력값을 논리합하고 반전하여 출력하는 제 2 NOR 게이트(NOR2)등으로 이루어져, 상기 제 1 딜레이부(31)의 출력값에 의해 외부의 리셋펄스(Reset Pluse)를 일정시간 동안 래치(Latch) 시키는 제 1 RS 래치부(32)와, 상기 제 1 RS 래치부(32)의 출력값()에 의해 원하는 리셋-타이밍을 받는 제 1 디바이스(33)등으로 이루어진 제 1 주변 디바이스 소자(34)와, 외부에서 입력되는 리셋펄스(Reset Pulse)를 일정시간 지연 시켜 딜레이 컨트롤 신호를 발생하는 제 2 딜레이부(35)와, 상기 외부 리셋펄스(Reset Pulse)를 논리합하고 반전하여 출력하는 제 3 NOR 게이트(NOR3)와 상기 제 3 NOR 게이트(NOR3)의 출력값(Q)과 상기 제 2 딜레이부(35)의 출력값을 논리합하고 반전하여 출력하는 제 4 NOR 게이트(NOR4)등으로 이루어져, 상기 제 2 딜레이부(35)의 출력값에 의해 외부의 리셋펄스(Reset Pulse)를 일정시간 동안 래치 시키는 제 2 RS 래치부(36)와, 상기 제 2 RS 래치부(36)의 출력값()에 의해 원하는 리셋-타이밍을 받는 제 2 디바이스(37)등으로 이루어진 제 2 주변 디바이스 소자(38)와, 외부에서 입력되는 리셋펄스(Reset Pulse)를 일정시간 지연 시켜 딜레이 컨트롤 신호를 발생하는 제 3 딜레이부(39)와, 외부 리셋펄스(Reset Pulse)를 논리합하고 반전하여 출력하는 제 5 NOR 게이트(NOR5)와 상기 제 5 NOR 게이트(NOR5)의 출력값(Q)과 상기 제 3 딜레이부(39)의 출력값을 논리합하고 반전하여 출력하는 제 6 NOR 게이트(NOR6)등으로 이루어져, 상기 제 3 딜레이부(39)의 출력값에 의해 외부의 리셋펄스(Reset Pulse)를 일정시간 동안 래치 시키는 제 3 RS 래치부(40)와, 상기 제 3 RS 래치부(40)의 출력값()에 의해 원하는 리셋-타이밍을 받아 상기 제 1, 제 2 주변 디바이스 소자(34)(38)의 읽기/쓰기를 컨트롤 버스에 의해 컨트롤 하는 컨트롤 프로세스(42)를 포함하여 구성된다.

이때, 상기 제 1, 제 2, 제 3 딜레이부(31)(35)(39)는 각 제 1, 제 2, 주변 디바이스 소자(34)(38) 및 컨트롤 프로세스(42)에서 짧은 딜레이 컨트롤 신호는 인버터 회로를 이용하고, 긴 딜레이 컨트롤 신호는 RC 딜레이 회로를 이용한다.

이와같이 구성된 본 발명의 디지탈 시스템의 리셋-타임 공급장치의 동작에 대해 설명하면 다음과 같다.

도 3은 도 2에 따른 타이밍도이다.

먼저, 컨트롤 프로세스(42)에서 외부 리셋펄스(Reset)는 제 3 RS 래치부(40)의 제 5 NOR 게이트(NOR5) S단자로 연결되어 상기 제 5 NOR 게이트(NOR5)의 출력(Q)은 로우(Low)가 된다. 이때, 같은 외부 리셋펄스(Reset Pulse)를 받는 제 3 딜레이부(39)는 아직 펄스를 딜레이 시키는 중임으로 제 6 NOR 게이트(NOR6)의 R단자는 로우 상태를 유지하여 상기 제 6 NOR 게이트(NOR6)의 출력()은 하이(High)가 되어 제 3 디바이스(41)에 리셋신호를 주게된다.

그리고 일정한 시간이 흐른후 제 3 딜레이부(39)는 외부 리셋펄스(Reset Pulse)와 똑같은 폭의 펄스를 제 6 NOR 게이트(NOR6)에 인가하여 상기 제 6 NOR 게이트(NOR6)의 출력()은 로우 상태가 되고, 상기 제 6 NOR 게이트(NOR6)의 출력()은 제 5 NOR 게이트(NOR5)로 다시 피드-백되어 상기 제 5 NOR 게이트(NOR5)의 출력(Q)은 하이로 바뀌게 된다.

하이로 바뀐 제 5 NOR 게이트(NOR5)의 출력(Q)은 다시 제 6 NOR 게이트(NOR6)의 입력이 되므로 제 3 딜레이부(39)에 의한 R단자 입력이 짧은 펄스 이더라도 제 6 NOR 게이트(NOR6)의 출력()은 계속 로우 상태를 유지한다.

따라서, 최초의 외부 리셋펄스(Reset Pulse)와 딜레이 펄스 사이의 폭이 리셋-타이밍이 된다.

여기서, 제 1, 제 2 주변 디바이스 소자(34)(38)도 컨트롤 프로세스(42)와 같은 방법으로 원하는 리셋-타이밍을 얻는다.

한편, 제 1 주변 디바이스 소자(34)가 제 2 주변 디바이스 소자(38) 보다 먼저 리셋이 끝났다면 컨트롤 프로세스(42)는 우선 제 1 주변 디바이스 소자(34)의 읽기/쓰기를 컨트롤 하고, 다음에 제 2 주변 디바이스 소자(38)의 리셋이 끝날 때 그것을 컨트롤 해주면 모든 리셋이 끝난 다음에 차례로 컨트롤 해주는 것보다 효율적이다.

이상에서 설명한 바와같이 본 발명의 디지탈 시스템의 최적 리셋-타임 공급장치에 있어서는 다음과 같은 효과가 있다.

첫째, 시스템의 설계자가 사용하고자 하는 칩들이 요구하는 리셋-타이밍을 일일이 알아야 하는 필요성을 없애줌으로써 이를 적용하는 칩들의 경쟁력을 높일 수 있다.

둘째, 각각이 필요한 리셋-타임이 다름을 이용해 순차적으로 주변 디바이스 소자를 컨트롤 해줌으로써 모든 칩를 가장 늦은 리셋-타임 칩에 맞추어 그 리셋이 끝난 다음 하나씩 컨트롤 해주는 것보다 시간 절약을 할 수 있다.

Claims (3)

1. 서로 다른 리셋-타임을 갖는 복수개의 주변 디바이스을 구비한 디지탈 시스템에 있어서,

   상기 각 디바이스에 내장되어 외부에서 입력되는 리셋펄스를 각 디바이스의 리셋-타임에 맞게 딜레이 컨트롤 신호를 발생시키는 복수개의 딜레이부와;

   상기 각 디바이스에 내장되어 외부에서 입력되는 리셋펄스을 상기 해당 딜레이부에서 딜레이된 시간만큼 래치하여 해당 디바이스에 리셋펄스를 출력하는 복수개의 RS 래치부를 포함하여 구성됨을 특징으로 하는 디지탈 시스템의 최적 리셋-타임 공급장치.
2. 제 1 항에 있어서,

   상기 딜레이부에서 짧은 딜레이 컨트롤 신호는 인버터회로를 이용하고, 긴 딜레이 컨트롤 신호는 RC 딜레이 회로를 이용하는 것을 특징으로 하는 디지탈 시스템의 최적 리셋-타임 공급장치.
3. 제 1 항에 있어서,

   상기 RS 래치부는 NOR 게이트를 이용한 플립플롭임을 특징으로 하는 디지탈 시스템의 최적 리셋-타임 공급장치.