KR19980077341A - 반도체소자의 소자분리막 형성방법 - Google Patents
반도체소자의 소자분리막 형성방법 Download PDFInfo
- Publication number
- KR19980077341A KR19980077341A KR1019970014437A KR19970014437A KR19980077341A KR 19980077341 A KR19980077341 A KR 19980077341A KR 1019970014437 A KR1019970014437 A KR 1019970014437A KR 19970014437 A KR19970014437 A KR 19970014437A KR 19980077341 A KR19980077341 A KR 19980077341A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- insulating film
- forming
- trench
- semiconductor device
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
- H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
- H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
- H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
- H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
Abstract
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 반도체기판 상부에 제1절연막을 열산화공정으로 형성하고, 전체표면 상부에 질화막을 화학기상증착방법으로 형성한 다음, 트렌치를 형성하고, 제 1차 산화공정으로 열산화막을 성장한 후 습식식각방법으로 상기 열산화막을 제거한 다음, 제 2차 산화공정으로 상기 트렌치 표면에 열산화막을 성장시킨 후, PECVD 장비에서 챔버(chamber)의 내벽을 산화막이나 질화막으로 프리-코팅(pre-coating)하여 인-시튜 클리닝(in-situ cleaning)없이 바로 플라즈마처리함으로써 금속오염을 방지하고, 상기 트렌치를 매립하는 오존-테오스 유.에스.지.(O3- TEOS USG : O3- TetraEthylOrthoSilicate UndopedSilicateGlass, 이하에서 O3- TEOS USG라 함)막을 증착한 후, 화학기계연마(chemical mechanical polishing, 이하 CMP라 함)공정으로 평탄화된 트렌치형 소자분리막을 형성하여 후속 공정을 용이하게 함으로써 반도체소자의 수율을 향상시키고 그에 따른 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 특히 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposition, 이하 PECVD라 함) 장비를 이용하는 소자분리공정에 있어서, PECVD 챔버에 의한 웨이퍼의 오염을 방지하여 반도체소자의 수율 및 신뢰성을 향상시키는 기술에 관한 것이다.
일반적인 반도체소자의 소자분리막 형성방법을 설명하면 다음과 같다.
먼저, 반도체기판 상부에 열산화공정으로 제1절연막인 패드산화막을 100 ~ 200Å의 두께로 형성하고, 전체표면 상부에 화학기상증착방법(Chemical Vapor Deposition, 이하 CVD라 함)으로 제 2 절연막인 질화막을 1500 ~ 2500Å의 두께로 증착한다.
그 다음에, 소자분리마스크를 이용한 식각공정으로 상기 제 2 절연막과 제 1 절연막 그리고 일정두께의 반도체기판을 식각하여 트렌치를 형성한다.
그리고, 상기 트렌치의 표면에 제 3 절연막을 형성하고, 전체표면 상부를 질소와 암모니아가스 분위기에서 플라즈마처리하는 공정을 실시한 다음, 전체표면 상부에 O3-TEOS USG막을 형성하여 평탄화를 시킨다.
이때, 상기 트렌치 표면은 상기 플라즈마처리공정시 반응챔버의 내벽에 포함된 금속물질로 인하여 오염될 수 있다.
상기한 바와 같이, 종래기술에 따른 반도체소자의 소자분리막 형성방법은, 플라즈마처리공정시 챔버에 의한 반도체기판 표면에 금속오염이 유발되어 소자의 특성을 열화시키고 그로인한 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, PECVD 챔버에서 플라즈마처리를 실시하기 전에 챔버 내벽을 산화막이나 질화막으로 코팅을 실시하고, 인-시튜 클리닝없이 플라즈마처리하여 챔버 내벽으로 인한 금속오염의 발생을 최소화하며, 상기 플라즈마처리공정을 실시함으로써 O3-TEOS USG의 증착속도를 조절하여 자체 평탄화 특성을 향상시키고 후속공정을 용이하게 실시할 수 있는 반도체소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e 는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.
*도면의 주요부분에 대한 부호의 설명*
11 : 반도체기판13 : 제 1 절연막
15 : 제 2 절연막16 : 트렌치
17 : 제 4 절연막19 : O3-TEOS USG막
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리막 형성방법은;
반도체기판 상부에 제 1 절연막을 형성하는 공정과;
상기 제 1 절연막 상부에 제 2 절연막을 형성하는 공정과;
상기 제 2 절연막과 제 1 절연막 그리고 일정두께의 반도체기판을 식각하여 트렌치를 형성하는 공정과;
상기 트렌치 표면에 제 3 절연막을 형성하는 공정과;
상기 제 3 절연막을 제거하는 공정과;
상기 트렌치 표면에 제 4 절연막을 형성하는 공정과;
상기 반도체기판이 내재된 챔버 내벽에 제 5 절연막을 형성하는 공정과;
상기 제 4 절연막을 N2/NH3플라즈마처리하는 공정과;
상기 트렌치를 O3-TEOS USG로 매립하는 공정을 포함하는 것을 특징으로 한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는, 얕은(shallow)트렌치 소자분리공정을 실시하는데 있어서, 플라즈마처리공정을 실시하기 전에 반응챔버인 PECVD 챔버의 내벽을 산화막이나 질화막으로 프리-코팅하여 금속오염의 가능성을 최소화하고, 플라즈마처리공정을 실시한 후 트렌치에 O3-TEOS USG를 증착함으로써 산화막 상부는 O3-TEOS USG를 빠르게 증착시키고 질화막 상부는 O3-TEOS USG을 증착이 느리게 하여 자체 평탄화 특성을 향상시키며, 후속 공정인 CMP공정의 공정시간을 감소시켜 공정 균일도 및 생산성을 향상시키는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체소자의 소자 분리막 형성공정을 도시한 단면도이다.
도 1a를 참조하면, 반도체기판(11) 상부에 제 1 절연막(13)인 패드산화막을 형성한다. 이때, 상기 패드산화막(13)은 열산화공정으로 형성하되, 50 내지 200Å 두께로 형성된 것이다.
그리고, 전체표면상부에 제 2 절연막(15)인 질화막을 일정두께로 형성한다.
이때, 상기 질화막(15)은 화학기상증착방법으로 1500 내지 2500Å 정도의 두께로 형성한다.
그 다음에, 소자분리마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(11)의 셀부와 주변회로부에 트렌치(16)를 형성한다.
도 1b를 참조하면, 상기 트렌치(16) 표면에 제 3 절연막인 제 1 열산화막(도시안됨)을 형성하는 제 1차 산화공정을 실시한다. 이때, 상기 제 1 열산화막은 100 내지 200Å 정도의 두께로 형성한다.
그리고, 상기 제 1 열산화막을 습식식각으로 제거한다.
이때, 제 1 차 산화공정과 이로인한 제 1 열산화막의 제거공정은 상기 트렌치(16) 형성공정시 발생된 트렌치(16) 표면의 결함을 제거한다.
도 1c를 참조하면, 제 2차 산화공정으로 트렌치(16) 표면에 제 4절연막인 제 2 열산화막(17)을 100 내지 200Å 정도의 두께로 형성한다.
도 1d를 참조하면, 제 2차 열산화공정 후 챔버내벽을 산화막, 질화막 또는 산질화막으로 5 내지 10㎛의 두께로 프리-코팅한다.
이때, 상기 프리-코팅공정은, PECVD에서 한 종류의 증착재료가 진행되고 후속 공정으로 다른 증착재료가 진행될 때 인-시튜 클리닝공정없이 진행할 수 있다.
그 다음에, 챔버(도시안됨)에서 웨이퍼(도시안됨) 표면을 플라즈마처리함으로써 O3-TEOS USG의 하지의존성을 감소시킨다.
이때, 상기 플라즈마처리공정은 O3-TEOS USG를 증착할 때의 조건 보다 약한 조건인 N2/NH3= 1~3 / 2~10 SLM의 유량, HF/LF = 0.1 ~ 1.0 / 0.1 ~ 0.3 kW의 전력, 300 ~ 400℃의 온도 및 1.0 ~ 2.0Torr의 압력을 갖는 조건으로 10 ~ 50초의 시간동안 실시한다.
여기서, 상기 프리-코팅을 실시하고 플라즈마처리공정을 실시할 때 트렌치(16) 표면에 존재하는 금속오염물질의 양은, 프리-코팅을 하지 않은 경우의 1/10 정도로 감소된다.
그리고, 상기 플라즈마처리공정은, 트렌치(16)에 O3-TEOS USG막을 증착할 때 열산화막에서는 증착이 빠르고 질화막위에서는 증착이 느리게 되어 자체 평탄화 특성을 우수하게 함으로써 후속 CMP공정의 공정시간을 최소화하여 평탄화된 트렌치 소자분리공정을 용이하게 한다.
도 1e를 참조하면, 상기 플라즈마처리공정 후 O3-TEOS USG(19)를 증착하여 상기 트렌치(16)를 O3-TEOS USG(19)로 매립한다.
이때, 상기 O3-TEOS USG막(19)의 증착 공정은, 80 ~ 120 SLM 정도의 질소가스의 유량, 100 ~ 140 g/m3정도의 오존농도에서 5000 ~ 7000Å 정도의 두께로 형성한다.
그후, 도시되지는 않았으나 후속 열처리 및 CMP공정을 실시하여 얕은 트렌치 소자분리(shallow trench isolation)공정을 완료한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 챔버내벽을 산화막이나 질화막으로 프리-코팅함으로써 플라즈마처리공정으로 인한 금속오염을 최소화하고, O3-TEOS USG의 자체 평탄화 특성을 향상시켜 CMP공정의 공정시간을 감소시키며, 후속공정을 용이하게 하여 반도체소자의 특성, 수율 및 생산성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.
Claims (10)
- 반도체기판 상부에 제 1 절연막과 제 2 절연막을 형성하는 공정과,상기 제 2 절연막과 제 1 절연막 그리고 일정두께의 반도체기판을 식각하여 트렌치를 형성하는 공정과,상기 트렌치 표면에 제 3 절연막을 형성하는 공정과,상기 제 3 절연막을 제거하는 공정과,상기 트렌치 표면에 제 4 절연막을 형성하는 공정과,상기 반도체기판이 탑재된 챔버 내벽에 제 5 절연막을 형성하는 공정과,상기 제 4 절연막을 N2/NH3플라즈마처리하는 공정과,상기 트렌치를 O3-TEOS USG로 매립하는 공정을 포함하는 반도체소자의 소자분리막 형성방법.
- 청구항 1에 있어서,상기 제 1 절연막은 50 ~ 200Å 정도 두께의 패드산화막인 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
- 청구항 1에 있어서,상기 제 2 절연막은 1500 ~ 2500Å 정도 두께의 질화막인 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
- 청구항 1에 있어서,상기 제 3, 4절연막은 열산화막인 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
- 청구항 1 또는 청구항 4에 있어서,상기 제 3 절연막은 100 ~ 200Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
- 청구항 1 또는 청구항 4에 있어서,상기 제 4 절연막은 100 ~ 200Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
- 청구항 1에 있어서,상기 제 5 절연막은 산화막, 질화막 또는 산질화막으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
- 청구항 1 또는 청구항 7에 있어서,상기 제 5 절연막은 5 ~ 10㎛ 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
- 청구항 1에 있어서,상기 플라즈마처리공정은 1 ~ 2 / 2 ~ 10SLM 정도의 N2/NH3의 유량, 0.1 ~ 1.0 / 0.1 ~ 0.3kW 정도의 HF/LF 전력, 300 ~ 400℃ 정도의 온도, 1.0 ~ 2.0Torr 정도의 압력에서 10 ~ 50초의 시간동안 실시하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
- 청구항 1에 있어서,상기 O3-TEOS USG는 80 ~ 120SLM 의 질소유량, 100 ~ 140g/m3정도의 오존농도, 350 ~ 450℃ 정도의 온도에서 5000 ~ 7000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970014437A KR100256818B1 (ko) | 1997-04-18 | 1997-04-18 | 반도체소자의 소자분리막 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970014437A KR100256818B1 (ko) | 1997-04-18 | 1997-04-18 | 반도체소자의 소자분리막 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19980077341A true KR19980077341A (ko) | 1998-11-16 |
KR100256818B1 KR100256818B1 (ko) | 2000-05-15 |
Family
ID=19503203
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970014437A KR100256818B1 (ko) | 1997-04-18 | 1997-04-18 | 반도체소자의 소자분리막 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100256818B1 (ko) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100315447B1 (ko) * | 1999-03-25 | 2001-11-28 | 황인길 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
KR100461330B1 (ko) * | 2002-07-19 | 2004-12-14 | 주식회사 하이닉스반도체 | 반도체 소자의 sti 형성공정 |
KR100842904B1 (ko) * | 2005-09-30 | 2008-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5985156B2 (ja) * | 2011-04-04 | 2016-09-06 | 東京エレクトロン株式会社 | 半導体基板の超臨界乾燥方法及び装置 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0750295A (ja) * | 1993-08-05 | 1995-02-21 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1997
- 1997-04-18 KR KR1019970014437A patent/KR100256818B1/ko not_active IP Right Cessation
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100315447B1 (ko) * | 1999-03-25 | 2001-11-28 | 황인길 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
KR100461330B1 (ko) * | 2002-07-19 | 2004-12-14 | 주식회사 하이닉스반도체 | 반도체 소자의 sti 형성공정 |
KR100842904B1 (ko) * | 2005-09-30 | 2008-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
Also Published As
Publication number | Publication date |
---|---|
KR100256818B1 (ko) | 2000-05-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5665635A (en) | Method for forming field oxide film in semiconductor device | |
US7157351B2 (en) | Ozone vapor clean method | |
US9640424B2 (en) | Integrated metal spacer and air gap interconnect | |
US5426076A (en) | Dielectric deposition and cleaning process for improved gap filling and device planarization | |
US6548399B1 (en) | Method of forming a semiconductor device using a carbon doped oxide layer to control the chemical mechanical polishing of a dielectric layer | |
US20050106888A1 (en) | Method of in-situ damage removal - post O2 dry process | |
US7645678B2 (en) | Process of manufacturing a shallow trench isolation and process of treating bottom surface of the shallow trench for avoiding bubble defects | |
US5681425A (en) | Teos plasma protection technology | |
US5783482A (en) | Method to prevent oxide peeling induced by sog etchback on the wafer edge | |
KR100365890B1 (ko) | 샐로우트렌치분리구조를 형성하는 방법 | |
US7384486B2 (en) | Chamber cleaning method | |
EP0909461B1 (en) | Method for simplifying the manufacture of an interlayer dielectric stack | |
US11848232B2 (en) | Method for Si gap fill by PECVD | |
JP3601988B2 (ja) | 絶縁膜の形成方法 | |
KR19980077341A (ko) | 반도체소자의 소자분리막 형성방법 | |
WO1997018585A1 (en) | Tri-layer pre-metal interlayer dielectric compatible with advanced cmos technologies | |
JP2000100926A (ja) | 半導体装置の製造方法及び半導体装置 | |
KR20000004099A (ko) | 반도체 소자의 층간 절연막 형성 방법 | |
KR100248344B1 (ko) | 반도체 소자의 제조방법 | |
US20040224501A1 (en) | Manufacturing method for making tungsten-plug in an intergrated circuit device without volcano phenomena | |
US20130095665A1 (en) | Systems and methods for processing substrates | |
US5920791A (en) | Method of manufacturing intermetal dielectrics for sub-half-micron semiconductor devices | |
US9721828B2 (en) | Method to reduce particles during STI fill and reduce CMP scratches | |
JPH11288923A (ja) | トレンチの形成方法およびそれを用いる半導体装置の製造方法 | |
KR100713896B1 (ko) | 절연막 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20080102 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |