KR19980073449A

KR19980073449A - Wiring layer pattern of semiconductor device and method of forming same

Info

Publication number: KR19980073449A
Application number: KR1019970008720A
Authority: KR
Inventors: 권동휘; 김영옥
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1997-03-14
Filing date: 1997-03-14
Publication date: 1998-11-05

Abstract

본 발명은 반도체 소자의 배선층 패턴 및 이를 형성하는 방법을 개시한다. 이는 배선층 패턴을 절연층 측벽에 스페이서(spacer)형으로 형성함으로써 제한된 면적에서 그 수를 2배로 증가시킬 수 있다는 장점이 있다.The present invention discloses a wiring layer pattern of a semiconductor device and a method of forming the same. This has the advantage that the number of wiring layers can be doubled in a limited area by forming a spacer layer on the sidewall of the insulating layer.

Description

Wiring layer pattern of semiconductor device and method of forming same

본 발명은 반도체 소자에 관한 것으로, 특히 반도체 소자의 배선층 패턴 및 이를 형성하는 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a wiring layer pattern of a semiconductor device and a method of forming the same.

반도체 소자의 집적도가 높아짐에 따라 단위 셀의 크기도 작아지므로 제한된 면적에 형성하는 배선층 패턴의 수가 늘어나는 경향이 있다. 배선층 패턴을 형성하기 위한 사진 식각 공정시 고려되어야 할 사항 중의 하나는 라인(line)과 스페이스(space)의 합으로 표현되는 피치(pitch)이다.As the degree of integration of semiconductor devices increases, the unit cell size also decreases, so the number of wiring layer patterns formed in a limited area tends to increase. One of the considerations in the photolithography process for forming the wiring layer pattern is a pitch expressed as a sum of a line and a space.

즉, 포토 공정시 일정한 파장의 빛을 이용하는 경우 안정된 패턴을 형성할 수 있는 피치는 한정된다. 이러한 문제점을 해결하기 위해 포토 공정시 사용되는 빛의 파장을 작게 함으로써 해상도를 높이는 기술이 개발되었다.That is, in the case of using a light of a constant wavelength in the photo process, the pitch that can form a stable pattern is limited. In order to solve this problem, a technique of increasing the resolution by reducing the wavelength of light used in the photo process has been developed.

그러나 이는 낮은 파장에서 현상 특성이 우수한 감광막을 개발해야하고 새로운 장비를 구입해햐 하며, 금속막에서는 난반사가 많이 일어나기 때문에 패턴 형성이 용이하지 않는 또다른 문제점이 발생한다.However, this requires developing a photosensitive film having excellent development characteristics at low wavelengths and purchasing new equipment. Another problem is that pattern formation is not easy because a lot of diffuse reflection occurs in the metal film.

도 1은 종래 기술에 의한 반도체 소자의 배선층 패턴을 나타낸다.1 shows a wiring layer pattern of a semiconductor device according to the prior art.

도면 참조 번호 1은 반도체 기판을, 3은 제 1 층간 절연층을, 5는 배선층 패턴을, 그리고 7은 제 2 층간 절연층을 각각 나타낸다.Reference numeral 1 denotes a semiconductor substrate, 3 denotes a first interlayer insulating layer, 5 denotes a wiring layer pattern, and 7 denotes a second interlayer insulating layer.

반도체 기판(1) 상에 다마신(DAMASCENE) 공정에 의해 제 1 층간 절연층(3), 배선층 패턴(5) 및 제 2 층간 절연층(7)이 형성되어 있다.The first interlayer insulating layer 3, the wiring layer pattern 5, and the second interlayer insulating layer 7 are formed on the semiconductor substrate 1 by a damascene process.

상기 제 1 층간 절연층(3)은 상기 반도체 기판(1) 상에 절연 물질, 예컨대 산화막을 증착한 후 사진 식각 공정을 이용하여 패터닝함으로써, 함몰부(a)과 돌출부(b)를 구비한다. 이때 상기 함몰부(a)는 배선층의 라인(line)이 되는 부분으로 그 폭은 0.6㎛이고, 상기 돌출부(b)의 높이는 2000Å이고 그 폭은 0.4㎛이다.The first interlayer insulating layer 3 includes a recessed portion a and a protrusion b by depositing an insulating material, for example, an oxide film on the semiconductor substrate 1 and patterning the same using a photolithography process. At this time, the recessed portion (a) is a portion of the wiring layer (line), the width is 0.6㎛, the height of the protrusion (b) is 2000Å and the width is 0.4㎛.

상기 배선층 패턴(5)은 상기 제 1 층간 절연층(3) 상에 도전 물질을 증착한 후 화학기계적 연마(CMP;Chemical Mechanical Polishing)함으로써 1.0㎛의 피치(c)당 하나의 배선층 패턴(5)이 형성된다.The wiring layer pattern 5 has one wiring layer pattern 5 per pitch c of 1.0 μm by depositing a conductive material on the first interlayer insulating layer 3 and then chemical mechanical polishing (CMP). Is formed.

상기와 같이 다마신 공정을 이용하는 경우 난반사가 적은 산화막에 배선층 패턴을 형성함으로써 금속막보다 작은 피치의 배선층 패턴을 형성할 수 있지만, 제한된 면적에 요구되는 배선층 패턴의 수가 늘어남에 따라 피치의 한계가 나타난다.In the case of using the damascene process as described above, the wiring layer pattern having a smaller pitch than the metal film can be formed by forming the wiring layer pattern in the oxide film having less diffuse reflection, but the pitch limit appears as the number of wiring layer patterns required for the limited area increases. .

본 발명이 이루고자 하는 기술적 과제는, 제한된 면적에서 배선층 패턴이 증가된 반도체 소자의 배선층 패턴을 제공하는데 있다.An object of the present invention is to provide a wiring layer pattern of a semiconductor device in which the wiring layer pattern is increased in a limited area.

본 발명이 이루고자 하는 다른 기술적 과제는, 상기 반도체 소자의 배선층 패턴 형성 방법을 제공하는데 있다.Another object of the present invention is to provide a method for forming a wiring layer pattern of the semiconductor device.

도 2는 본 발명에 의한 반도체 소자의 배선층 패턴을 나타낸다.2 shows a wiring layer pattern of a semiconductor device according to the present invention.

도 3 내지 도 6은 본 발명에 의한 반도체 소자의 배선층 패턴 형성 방법을 순차적으로 나타낸다.3 to 6 sequentially show a method for forming a wiring layer pattern of a semiconductor device according to the present invention.

상기 과제를 이루기 위하여 본 발명은, 반도체 기판 상에 돌출부와 함몰부로 패터닝된 제 1 층간 절연층; 상기 제 1 층간 절연층의 돌출부 측벽에 형성된 스페이서형 배선층 패턴; 및 상기 배선층 패턴 및 제 1 층간 절연층을 덮는 제 2 층간 절연층을 구비하는 것을 특징으로 하는 반도체 소자의 배선층 패턴을 제공한다.In order to achieve the above object, the present invention provides a semiconductor device comprising: a first interlayer insulating layer patterned with protrusions and depressions on a semiconductor substrate; A spacer type wiring layer pattern formed on sidewalls of the protrusions of the first interlayer insulating layer; And a second interlayer insulating layer covering the wiring layer pattern and the first interlayer insulating layer.

상기 배선층 패턴은 상기 제 1 층간 절연층의 함몰부에서 서로 접촉되지 않는 것이 바람직하다.It is preferable that the wiring layer patterns do not contact each other at the depressions of the first interlayer insulating layer.

상기 제 1 층간 절연층 및 제 2 층간 절연층은 산화물 및 질화물 중 어느 하나로 형성되고, 상기 배선층 패턴은 도전 물질, 에컨대 알루미늄(Al)을 포함하는 물질, 텅스텐(W)을 포함하는 물질 및 다결정 실리콘(Poly-Si)을 포함하는 물질 중 어느 하나로 형성된 것이 바람직하다.The first interlayer insulating layer and the second interlayer insulating layer may be formed of any one of an oxide and a nitride, and the wiring layer pattern may include a conductive material, for example, a material including aluminum (Al), a material including tungsten (W), and a polycrystal. It is preferably formed of any one of materials containing silicon (Poly-Si).

상기 다른 과제를 이루기 위하여 본 발명은, 반도체 기판 상에 절연 물질을 증착하여 제 1 층간 절연층을 형성하는 제 1 단계; 상기 제 1 층간 절연층을 패터닝하는 제 2 단계; 상기 반도체 기판 상에 도전 물질을 증착하여 배선층을 형성하는 제 3 단계; 상기 배선층을 식각하여 상기 제 1 층간 절연층의 돌출부 측벽에 스페이서형의 배선층 패턴을 형성하는 제 4 단계; 및 상기 배선층 패턴이 형성된 반도체 기판 상에 절연 물질을 증착하여 제 2 층간 절연층을 형성하는 제 5 단계를 포함하는 것을 특징으로하는 반도체 소자의 배선층 패턴 형성 방법을 제공한다.In order to achieve the above another object, the present invention, a first step of forming a first interlayer insulating layer by depositing an insulating material on a semiconductor substrate; A second step of patterning the first interlayer insulating layer; A third step of forming a wiring layer by depositing a conductive material on the semiconductor substrate; Etching the wiring layer to form a spacer-type wiring layer pattern on sidewalls of the protrusions of the first interlayer insulating layer; And a fifth step of depositing an insulating material on the semiconductor substrate on which the wiring layer pattern is formed to form a second interlayer insulating layer.

상기 제 1 층간 절연층 및 제 2 층간 절연층은 산화물 및 질화물 중 어느 하나로 형성하는 것이 바람직하다.The first interlayer insulating layer and the second interlayer insulating layer are preferably formed of any one of an oxide and a nitride.

상기 배선층은 알루미늄(Al)을 포함하는 물질, 텅스텐(W)을 포함하는 물질 및 다결정 실리콘(Poly-Si)을 포함하는 물질 중 어느 하나로 형성하는 것이 바람직하다.The wiring layer is preferably formed of any one of a material containing aluminum (Al), a material containing tungsten (W), and a material containing poly-silicon (Poly-Si).

따라서 본 발명에 의한 반도체 소자의 배선층 패턴 및 이를 형성하는 방법은, 배선층 패턴을 절연층 측벽에 스페이서(spacer)형으로 형성함으로써 제한된 면적에서 그 수를 2배로 증가시킬 수 있다는 장점이 있다.Therefore, the wiring layer pattern of the semiconductor device and the method of forming the same according to the present invention have the advantage that the number of wiring layers can be doubled in a limited area by forming the spacer layer on the sidewall of the insulating layer.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도면 참조 번호 31은 반도체 기판을, 33은 제 1 층간 절연층을, 35a는 배선층 패턴을, 그리고 37은 제 2 층간 절연층을 각각 나타낸다.Reference numeral 31 denotes a semiconductor substrate, 33 denotes a first interlayer insulating layer, 35a denotes a wiring layer pattern, and 37 denotes a second interlayer insulating layer.

제 1 층간 절연층(33)은 반도체 기판(31) 상에서 2000Å 깊이로 돌출부(b)와 함몰부(a)로 패터닝되어 있다.The first interlayer insulating layer 33 is patterned on the semiconductor substrate 31 into the protrusions b and the depressions a at a depth of 2000 microseconds.

배선층 패턴(35a)은 상기 제 1 층간 절연층(33)의 돌출부(b) 측벽에서 스페이서형으로 형성되어 있고, 상기 제 1 층간 절연층(33)의 함몰부(a)에서 서로 접촉되지 않게 2개의 배선층 패턴(35a)이 형성되어 있다.The wiring layer pattern 35a is formed in a spacer shape at the sidewall of the protrusion part b of the first interlayer insulating layer 33, and is not in contact with each other at the recessed part a of the first interlayer insulating layer 33. Wiring layer patterns 35a are formed.

또한 상기 배선층(35a)과 제 1 층간 절연층(33) 상부에는 이들을 덮는 제 2 층간 절연층(37)이 형성되어 있다.A second interlayer insulating layer 37 covering the wiring layer 35a and the first interlayer insulating layer 33 is formed thereon.

상기 제 1 층간 절연층(33) 및 제 2 층간 절연층(37)은 산화물 및 질화물 중 어느 하나로 형성되고, 상기 배선층 패턴(35a)은 도전 물질, 에컨대 알루미늄(Al)을 포함하는 물질, 텅스텐(W)을 포함하는 물질 및 다결정 실리콘(Poly-Si)을 포함하는 물질 중 어느 하나로 형성된다.The first interlayer insulating layer 33 and the second interlayer insulating layer 37 may be formed of any one of an oxide and a nitride, and the wiring layer pattern 35a may include a conductive material, for example, a material including aluminum (Al), and tungsten. It is formed of any one of a material containing (W) and a material containing polycrystalline silicon (Poly-Si).

도면 참조 번호 31은 반도체 기판을, 33은 제 1 층간 절연층을, 35는 배선층을, 35a는 배선층 패턴을, 그리고 37은 제 2 층간 절연층을 각각 나타낸다.Reference numeral 31 denotes a semiconductor substrate, 33 denotes a first interlayer insulating layer, 35 denotes a wiring layer, 35a denotes a wiring layer pattern, and 37 denotes a second interlayer insulating layer.

도 3을 참조하면, 반도체 기판(31) 상에 절연 물질을 6000Å 두께로 증착한 후 사진 식각 방법을 이용하여 2000Å 깊이로 패터닝함으로써 제 1 층간 절연층(33)을 형성하는 공정과 상기 제 1 층간 절연층(33) 상에 도전 물질을 2000Å 증착하여 배선층(35)을 형성하는 공정을 차례로 진행한다.Referring to FIG. 3, a process of forming a first interlayer insulating layer 33 by depositing an insulating material on the semiconductor substrate 31 to a thickness of 6000 후 and then patterning it to a depth of 2000 이용 using a photolithography method and the first interlayer A process of forming the wiring layer 35 by sequentially depositing 2000 Å of a conductive material on the insulating layer 33 is performed.

상기 제 1 층간 절연층(33)은 산화물 및 질화물 중 어느 하나로 형성한다.The first interlayer insulating layer 33 is formed of any one of an oxide and a nitride.

상기 배선층(35)은 알루미늄(Al)을 포함하는 물질, 텅스텐(W)을 포함하는 물질 및 다결정 실리콘(Poly-Si)을 포함하는 물질 중 어느 하나로 형성할 수 있다.The wiring layer 35 may be formed of any one of a material containing aluminum (Al), a material containing tungsten (W), and a material containing poly-silicon (Poly-Si).

그 결과 상기 제 1 층간 절연층(33)은 함몰부(a)과 돌출부(b)로 나뉘어진다. 이때 상기 함몰부(a)는 배선층 패턴의 라인(line)이 되는 부분으로 그 폭은 0.6㎛이고, 상기 돌출부(b)의 높이는 2000Å이고 그 폭은 0.4㎛이다.As a result, the first interlayer insulating layer 33 is divided into a depression a and a protrusion b. At this time, the recessed portion (a) is a portion that becomes a line (line) of the wiring layer pattern, the width is 0.6㎛, the height of the protrusion (b) is 2000Å and the width is 0.4㎛.

도 4를 참조하면, 상기 배선층(35)을 전면 식각한다.Referring to FIG. 4, the wiring layer 35 is etched entirely.

이때 상기 배선층(35)이 상기 제 1 층간 절연층(33)의 돌출부(b) 측벽에만 남겨지도록, 즉 상기 돌출부(b) 측벽 이외의 부분에는 남겨지지 않도록 과식각(over etch)한다.At this time, the wiring layer 35 is overetched so that the wiring layer 35 remains only on the sidewalls of the protrusions b of the first interlayer insulating layer 33, that is, on the portions other than the sidewalls of the protrusions b.

도 5를 참조하면, 상기 배선층(35)을 식각한 후 나타난 결과물로서, 배선층 패턴(35a)은 상기 제 1 층간 절연층(33)의 함몰부(a)에서 서로 접촉되지 않으면서 상기 제 1 층간 절연층(33)의 돌출부(b) 측벽에 스페이서형으로 형성된다.Referring to FIG. 5, as a result of etching the wiring layer 35, the wiring layer pattern 35a may not be in contact with each other at the recessed portion a of the first interlayer insulating layer 33. The spacer layer is formed on the sidewall of the protrusion b of the insulating layer 33.

그 결과 1.0㎛인 피치(pitch, c) 하나에 0.2㎛ 폭을 가진 2개의 배선층 패턴(35a)이 형성된다.As a result, two wiring layer patterns 35a having a width of 0.2 µm are formed in one pitch (c) of 1.0 µm.

도 6을 참조하면, 상기 배선층 패턴(35a)이 형성된 반도체 기판(31) 상에 절연 물질을 증착하여 제 2 층간 절연층(37)을 형성한다.Referring to FIG. 6, an insulating material is deposited on the semiconductor substrate 31 on which the wiring layer pattern 35a is formed to form a second interlayer insulating layer 37.

상기 제 2 층간 절연층(37)은 산화물 및 질화물 중 어느 하나로 형성한다.The second interlayer insulating layer 37 is formed of any one of an oxide and a nitride.

본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to this, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.

이상, 설명된 바와 같이 본 발명에 의한 반도체 소자의 배선층 패턴 및 이를 형성하는 방법은, 배선층 패턴을 절연층 측벽에 스페이서(spacer)형으로 형성함으로써 제한된 면적에서 그 수를 2배로 증가시킬 수 있다는 장점이 있다.As described above, the wiring layer pattern of the semiconductor device and the method of forming the same according to the present invention have the advantage that the number can be doubled in a limited area by forming the wiring layer pattern on the sidewall of the insulating layer. There is this.

Claims

A first interlayer insulating layer patterned with protrusions and depressions on the semiconductor substrate;

A spacer type wiring layer pattern formed on sidewalls of the protrusions of the first interlayer insulating layer; And

And a second interlayer insulating layer covering the wiring layer and the first interlayer insulating layer.

The method of claim 1, wherein the wiring layer pattern

The wiring layer pattern of the semiconductor device according to claim 1, wherein the first interlayer insulating layer is not in contact with each other.

The method of claim 1, wherein the first interlayer insulating layer and the second interlayer insulating layer

A wiring layer pattern of a semiconductor device, characterized in that formed of either oxide or nitride.

The method of claim 1, wherein the wiring layer pattern

A wiring layer of a semiconductor device, characterized in that formed of a conductive material.

The method of claim 4, wherein the conductive material

A wiring layer of a semiconductor device, characterized in that formed of any one of a material containing aluminum (Al), a material containing tungsten (W) and a material containing poly-crystalline silicon (Poly-Si).

Depositing an insulating material on the semiconductor substrate to form a first interlayer insulating layer;

A second step of patterning the first interlayer insulating layer;

A third step of forming a wiring layer by depositing a conductive material on the semiconductor substrate;

Etching the wiring layer to form a spacer-type wiring layer pattern on sidewalls of the protrusions of the first interlayer insulating layer; And

And forming a second interlayer insulating layer by depositing an insulating material on the semiconductor substrate having the wiring layer pattern formed thereon.

The method of claim 6, wherein the first interlayer insulating layer and the second interlayer insulating layer

A method for forming a wiring layer pattern of a semiconductor device, characterized in that it is formed of any one of an oxide and a nitride.

The method of claim 6, wherein the wiring layer

A method for forming a wiring layer pattern of a semiconductor device, characterized in that it is formed of any one of a material containing aluminum (Al), a material containing tungsten (W), and a material containing polycrystalline silicon (Poly-Si).

The method of claim 6, wherein the wiring layer pattern is

The method of forming a wiring layer pattern of a semiconductor device according to claim 1, wherein the first interlayer insulating layer is not in contact with each other.