KR19980070155A - MOSFF and its manufacturing method - Google Patents

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오끼하라마사오
우찌다히데쯔구
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사와무라시꼬
오끼덴끼고오교가부시끼가이샤
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Abstract

MOSFET 에서 핫 캐리어에 의한 트랜지스터 특성들의 열화를 억제하고 소자의 신뢰성을 향상시키기 위하여, p 형 실리콘 기판상의 N 채널 영역 및 드레인 근처에서 상이한 일함수들을 갖는 두 개의 물질들을 연결시켜 제 1 및 제 2 게이트 전극들이 형성되고, 드레인 근처에서의 반전 역치 전압은 채널 영역의 역치 전압보다 일함수의 차이만큼 더 마이너스 방향으로 시프트된다In order to suppress degradation of transistor characteristics due to hot carriers in the MOSFET and to improve the reliability of the device, the first and second gates are connected by connecting two materials having different work functions near the N-channel region and the drain on the p-type silicon substrate. Electrodes are formed and the inverted threshold voltage near the drain is shifted in the negative direction by a difference in work function more than the threshold voltage of the channel region.

Description

ＭＯＳＦＥＴ 및 그의 제조 방법MOSFF and its manufacturing method

본 발명은 일반적으로 극미세 MOSFET 과, 특히 핫 캐리어 열화 내성을 향상시킬 수 있는 MOSFET 구조 및 그의 제조 방법에 관한 것이다.FIELD OF THE INVENTION The present invention generally relates to ultrafine MOSFETs and, in particular, to MOSFET structures capable of improving hot carrier deterioration resistance and methods of manufacturing the same.

지금까지 이 분야의 종래 기술중 하나가 예를 들면 니케이 맥그러-힐 회사에 의해 출판되고 에이지 타케다에 의해 쓰여진 "핫 캐리어 효과들" 의 pp. 63-71 에 나타나 있다.To date, one of the prior art in this field is described, for example, in pp. "Hot Carrier Effects" published by Nikkei McGregor-Hill Company and written by Age Takeda. It is shown in 63-71.

MOSFET 은 VLSI 기술에 있어 중심 장치로 사용되어왔다. 그런데, 소자의 미세화가 진행됨에 따라, 그 신뢰성의 확보가 중요한 과제가 되었다. 특히, 상기 문헌에 개시되어 있는 것처럼, 게이트 산화막으로의 핫 캐리어의 주입에 의한 트랜지스터 특성들의 열화가 소자의 장기 신뢰성을 대폭 감소시킬수 있다는 것이 알려져 있으며, 따라서 이 열화를 억제하는 것이 필요하다.MOSFETs have been used as the central device in VLSI technology. However, as the device becomes more miniaturized, securing the reliability has become an important problem. In particular, as disclosed in the above document, it is known that deterioration of transistor characteristics by the injection of hot carriers into the gate oxide film can greatly reduce the long-term reliability of the device, and therefore it is necessary to suppress this deterioration.

핫 캐리어에 의한 열화 현상을 간략히 설명한다.The deterioration phenomenon by hot carrier is demonstrated briefly.

핫 캐리어 주입 기구는 다수로 존재하지만, 통상 동작 온도 영역에서 가장 가장 강렬한 열화를 야기하는 주입 기구에 대하여 설명한다.Although there are many hot carrier injection mechanisms, a description will be given of the injection mechanism which usually causes the most intense degradation in the operating temperature range.

도 14 는 종래 기술 MOSFET 에서 상기 핫 캐리어 열화를 나타내는 개념도이다.14 is a conceptual diagram illustrating the hot carrier degradation in a prior art MOSFET.

도 14 에는, 실리콘 기판 (21), 고농도 불순물층 (드레인) (22), 고농도 불순물층 (소스) (23), 저농도 불순물층 (24), 게이트 산화막 (25), 게이트 전극 (26) 및, 측벽 (27) 등이 나타나 있다.14 shows a silicon substrate 21, a high concentration impurity layer (drain) 22, a high concentration impurity layer (source) 23, a low concentration impurity layer 24, a gate oxide film 25, a gate electrode 26, and Side walls 27 and the like are shown.

도 14 에 나타난 것처럼, 소자의 극미세화를 위하여 드레인 접합부 근처 (22A) 에 고전계가 인가되어 있다. 캐리어들은 이 전계에 의해 가속되어, 드레인 근처에서 실리콘 원자들과 충돌하여 이온화를 야기시킨다. 이때 발생하는 전자들과 정공들은 게이트 산화막 (25) 으로 주입되고 게이트 산화막 (25) 내에서 트랩으로서 작동하여, MOSFET 의 트랜지스터 특성들을 변동시킨다.As shown in Fig. 14, a high electric field is applied near the drain junction 22A for ultra miniaturization of the device. Carriers are accelerated by this electric field, colliding with silicon atoms near the drain, causing ionization. The electrons and holes generated at this time are injected into the gate oxide film 25 and act as a trap in the gate oxide film 25 to change the transistor characteristics of the MOSFET.

핫 캐리어들 (30) 이 드레인 접합부 근처 (22A) 의 고전계에 의하여 발생되고, 그리하여, 도 14 에 나타난 것처럼, 전계가 핫 캐리어들 (30) 의 발생을 억제할 만큼 완화될 수 있다. 따라서, LDD-MOSFET 구조가 상기 핫 캐리어들을 억제하기 위하여 광범위하게 사용되어왔다.Hot carriers 30 are generated by the high electric field near 22A of the drain junction, so that the electric field can be relaxed to suppress the generation of hot carriers 30, as shown in FIG. Thus, LDD-MOSFET structures have been widely used to suppress the hot carriers.

그런데, 소자의 극미세화에 수반하여, LDD-MOSFET 구조에 있어서와 드레인 근처에 고전계가 인가되어, 핫 캐리어들에 의한 트랜지스터 특성들의 열화가 문제로 되었다.However, with the miniaturization of the device, a high electric field is applied in the LDD-MOSFET structure and near the drain, causing deterioration of transistor characteristics by hot carriers.

도 15 는 전달 컨덕턴스 열화 및 기판 전류의 게이트 전압 의존성을 보여주는 그래프이다. 도 15(a) 는 기판 전류와 게이트 전압간의 특성을 보여주는 그래프이다. 도 15(b) 는 전달 컨덕턴스 열화와 게이트 전압간의 특성을 보여주는 그래프이다. 도 15(b) 는 n 채널 트랜지스터 특성이 어떻게 상기 기재된 핫 캐리어에 의해 열화되는가를 보여준다.FIG. 15 is a graph showing gate conductance degradation and substrate voltage dependence of substrate current. FIG. 15 (a) is a graph showing characteristics between the substrate current and the gate voltage. 15 (b) is a graph showing the characteristic between transfer conductance degradation and gate voltage. 15 (b) shows how the n-channel transistor characteristics are degraded by the hot carrier described above.

도 15(b) 를 참조하면, 종좌표축은 전달 컨덕턴스 열화의 변이량 ( ΔGm/Gmo ) 을 나타내고, 횡좌표축은 게이트 전압 VG(V) 을 나타낸다.Referring to FIG. 15 (b), the ordinate indicates the amount of variation in transfer conduction degradation ( ΔGm / Gmo ), And the abscissa indicates the gate voltage V G (V).

도 15(b) 로부터 전달 컨덕턴스의 열화가 드레인 전압 (VD) 의 상승에 따라 두드러지고, 최대 열화는 게이트 전압이 VG= 1/2 VD인 점의 근처에서 보여진다는 것을 알 수 있다. 이 경우, 도 15(a) 에 나타난 것처럼, 기판 전류 (IBB) 가 최대값에 도달하고, 그리하여 핫 캐리어의 발생량이 이 상황하에서 최대로 된다는 것을 알 수 있다.It can be seen from FIG. 15 (b) that the degradation of the transfer conductance is noticeable as the drain voltage V D rises, and the maximum degradation is seen near the point where the gate voltage is V G = 1/2 V D. . In this case, as shown in Fig. 15 (a), it can be seen that the substrate current I BB reaches the maximum value, so that the amount of hot carrier generation is maximized under this situation.

또한, 상기값보다 더 큰 게이트 전압을 가질 때는, 특성의 열화는 감소하고, 그리하여 게이트 전압이 VG= 1/2 VD만큼 낮을 때 소자의 신뢰성의 감소 원인이 열화일 수도 있다는 것을 알 수 있다.In addition, it can be seen that when the gate voltage is larger than the above value, the deterioration of the characteristic is reduced, so that the cause of the decrease in reliability of the device may be the degradation when the gate voltage is as low as V G = 1/2 V D. .

상기 문제점들을 제거하기 위해 고안된 본 발명의 주요 목적은, 핫 캐리어에 의한 트랜지스터 특성들의 열화를 억제하고, 소자의 신뢰성을 향상시킬 수 있는 MOSFET 및 그의 제조 방법을 제공하고자 하는 것이다.The main object of the present invention devised to eliminate the above problems is to provide a MOSFET and a manufacturing method thereof capable of suppressing deterioration of transistor characteristics by hot carriers and improving the reliability of the device.

도 1 은 본 발명의 제 1 실시예를 보여주는 MOSFET 의 구성도.1 is a block diagram of a MOSFET showing a first embodiment of the present invention.

도 2 는 본 발명의 제 1 실시예의 드레인 근처 및 게이트 전극의 채널 영역에서의 MOS 구조의 밴드를 나타내는 도면.Fig. 2 shows the band of the MOS structure in the channel region of the gate electrode and near the drain of the first embodiment of the present invention.

도 3 은 드레인 전류 및 기판 전류의 게이트 전압 의존성을 나타내는 그래프.3 is a graph showing the gate voltage dependence of the drain current and the substrate current.

도 4 는 핫 캐리어의 발생 확률의 게이트 전압 의존성을 나타내는 그래프.4 is a graph showing the gate voltage dependency of the occurrence probability of hot carriers.

도 5 는 본 발명의 제 2 실시예를 나타내는 MOSFET 의 제조 공정의 단면도.Fig. 5 is a sectional view of the manufacturing process of the MOSFET showing the second embodiment of the present invention.

도 6 은 제 3 실시예를 나타내는 MOSFET 의 제조 공정의 단면도.Fig. 6 is a sectional view of the manufacturing process of the MOSFET showing the third embodiment.

도 7 은 본 발명의 제 4 실시예를 나타내는 MOSFET 의 제조 공정의 단면도.Fig. 7 is a sectional view of the manufacturing process of the MOSFET showing the fourth embodiment of the present invention.

도 8 은 본 발명의 제 5 실시예를 나타내는 MOSFET 의 제조 공정의 단면도.Fig. 8 is a sectional view of the manufacturing process of the MOSFET showing the fifth embodiment of the present invention.

도 9 는 본 발명의 제 6 실시예를 나타내는 MOSFET 의 구성도.9 is a schematic diagram of a MOSFET showing a sixth embodiment of the present invention;

도 10 은 본 발명의 제 7 실시예를 나타내는 MOSFET 의 제조 공정의 단면도.Fig. 10 is a sectional view of the manufacturing process of the MOSFET showing the seventh embodiment of the present invention.

도 11 은 본 발명의 제 8 실시예를 나타내는 MOSFET 의 제조 공정의 단면도.Fig. 11 is a sectional view of the manufacturing process of the MOSFET showing the eighth embodiment of the present invention.

도 12 는 본 발명의 제 9 실시예를 나타내는 MOSFET 의 구성도.Fig. 12 is a schematic diagram of a MOSFET showing a ninth embodiment of the present invention;

도 13 은 본 발명의 제 10 실시예를 나타내는 MOSFET 의 제조 공정의 단면도.Fig. 13 is a sectional view of the manufacturing process of the MOSFET showing the tenth embodiment of the present invention.

도 14 는 종래 기술 MOSFET 의 핫 캐리어들에 의한 열화를 나타내는 개념도.14 is a conceptual diagram showing degradation due to hot carriers of a prior art MOSFET.

도 15 는 기판 전류 및 전달 컨덕턴스 열화의 게이트 전압 의존성을 나타내는 그래프.15 is a graph showing the gate voltage dependence of substrate current and transfer conductance degradation.

※도면의 주요부분에 대한 부호의 설명※※ Explanation of symbols about main part of drawing ※

1 : p 형 실리콘 기판 2 : n 형 고농도 불순물층 (드레인)1: p-type silicon substrate 2: n-type high concentration impurity layer (drain)

3 : n 형 고농도 불순물층 (소스) 4 : n 형 저농도 불순물층3: n-type high concentration impurity layer (source) 4: n-type low concentration impurity layer

5 : 게이트 산화막 6 : 제 1 게이트 전극5: gate oxide film 6: first gate electrode

7 : 제 2 게이트 전극 8 : 측벽7: second gate electrode 8: sidewall

상기 목적을 달성하기 위하여, 본 발명의 제 1 태양에 의하면, MOSFET 은 N 채널 영역 또는 P 채널 영역에서 및 드레인 근처에서 상이한 일함수들을 갖는 두 개의 물질들을 연결시킴으로써 형성되는 제 1 및 제 2 게이트 전극들 (6, 7) 과 상기 제 2 게이트 전극 (7) 의 일부분에 그 선단부가 위치하고 있는 저농도 확산 드레인층 (4) 을 포함한다. 드레인 근처에서의 반전 역치 전압은 채널 영역의 역치 전압보다 일함수들의 차이만큼 더 마이너스 방향 또는 더 플러스 방향으로 시프트한다.In order to achieve the above object, according to the first aspect of the present invention, the MOSFET is formed by connecting two materials having different work functions in the N channel region or the P channel region and near the drain. 6 and 7 and a low concentration diffusion drain layer 4 in which a tip thereof is located at a portion of the second gate electrode 7. The inverted threshold voltage near the drain shifts in the negative direction or the more positive direction by the difference of the work functions than the threshold voltage of the channel region.

본 발명의 제 2 태양에 의하면, MOSFET 의 제조 방법은 실리콘 기판 (1) 표면상에 게이트 산화막 (5) 을 형성하고 제 1 게이트 전극의 물질을 증착하는 단계와, 게이트 산화막 (5) 을 에칭하지 않고서 상기 게이트 산화막 (5) 에 대한 상기 제 1 게이트 전극 물질의 높은 선택비를 나타내는 에칭 방법을 사용하여 상기 제 1 게이트 전극 (6) 상에 패터닝 (patterning) 공정을 수행하는 단계와, 배선 물질 (9) 을 증착하고, 그후에 상기 배선 물질 (9) 을 에칭하여, 최소한 상기 제 1 게이트 전극 (6) 의 드레인 측상에 상이한 일함수를 갖는 제 2 게이트 전극 (7) 을 형성하는 단계 및, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극의 사용에 의하여, 저농도 불순물층 (4), 측벽 (8) 및 고농도 불순물층으로 구성된 소스/드레인 (3, 2) 을 형성하는 단계를 포함한다.According to the second aspect of the present invention, a method for manufacturing a MOSFET includes forming a gate oxide film 5 on a silicon substrate 1 surface and depositing a material of the first gate electrode, and not etching the gate oxide film 5. Performing a patterning process on the first gate electrode 6 using an etching method exhibiting a high selectivity of the first gate electrode material to the gate oxide film 5 without 9) depositing and then etching the wiring material 9 to form a second gate electrode 7 having a different work function on at least the drain side of the first gate electrode 6, and Forming a source / drain (3, 2) composed of a low concentration impurity layer (4), a sidewall (8), and a high concentration impurity layer by use of the first gate electrode and the second gate electrode.

본 발명의 제 3 태양에 의하면, MOSFET 을 제조하는 방법은 실리콘 기판 (1) 의 표면상에 게이트 산화막 (5) 을 형성하고, 상기 게이트 산화막 (5) 에 대한 높은 선택비를 나타내는 물질로 희생막 (10) 을 증착하고, 그후에 상기 희생막 (10) 내에 그루브를 형성하고, CVD 기술로 전체 표면상에 배선 물질 (9) 을 증착하는 단계와, 상기 배선 물질 (9) 이 상기 그루브내부에 남아있게 하고, 그후에 에칭에 의해 상기 희생막 (10) 을 완전히 제거하며, 그리하여 제 1 게이트 전극 (6) 을 형성하는 단계와, 상기 전체 표면상에 상이한 배선 물질 (11) 을 증착하고, 그후에 이 배선 물질 (11) 을 에칭하여, 최소한 상기 제 1 게이트 전극 (6) 의 드레인 측상에 상이한 일함수를 갖는 제 2 게이트 전극 (7) 을 형성하는 단계 및, 상기 제 1 게이트 전극 (6) 및 상기 제 2 게이트 전극 (7) 의 사용에 의하여, 저농도 불순물층 (4), 측벽 (8) 및 고농도 불순물층으로 구성된 소스/드레인 (3, 2) 을 형성하는 단계를 포함한다.According to the third aspect of the present invention, in the method of manufacturing a MOSFET, a sacrificial film is formed of a material which forms a gate oxide film 5 on the surface of a silicon substrate 1 and exhibits a high selectivity to the gate oxide film 5. Depositing (10), and then forming a groove in the sacrificial film (10), and depositing a wiring material (9) over the entire surface by CVD techniques, and the wiring material (9) remaining inside the groove. Then completely remove the sacrificial film 10 by etching, thereby forming a first gate electrode 6, depositing a different wiring material 11 on the entire surface, and then the wiring. Etching the material (11) to form a second gate electrode (7) having a different work function on at least the drain side of the first gate electrode (6), and the first gate electrode (6) and the first agent 2 gate electrode (7 ), Forming a source / drain (3, 2) consisting of a low concentration impurity layer (4), a sidewall (8) and a high concentration impurity layer.

본 발명의 제 4 태양에 의하면, MOSFET 의 제조 방법은 실리콘 기판 (1) 표면상에 게이트 산화막 (5) 을 형성하고, 그후에 제 1 게이트 전극의 물질을 증착하고, 상기 게이트 산화막 (5) 을 에칭하지 않고서 상기 게이트 산화막 (5) 에 대한 상기 제 1 게이트 전극 물질의 높은 선택비를 나타내는 에칭 방법을 사용하여 상기 제 1 게이트 전극 (6) 상에 패터닝 공정을 수행하는 단계와, 선택적인 CVD 에 의해 상기 제 1 게이트 전극 (6) 의 외주상에 상기 제 2 게이트 전극의 물질을 증착하여, 상기 제 1 게이트 전극 (6) 의 외주상에 상이한 일함수를 갖는 제 2 게이트 전극 (7) 을 형성하는 단계와, 상기 제 1 게이트 전극 (6) 및 상기 제 2 게이트 전극 (7) 의 사용에 의하여, 저농도 불순물층 (4), 측벽 (8) 및 고농도 불순물으로 구성된 소스/드레인 (3, 2) 을 형성하는 단계를 포함한다.According to the fourth aspect of the present invention, a method for manufacturing a MOSFET forms a gate oxide film 5 on the surface of a silicon substrate 1, then deposits the material of the first gate electrode, and etches the gate oxide film 5. Performing a patterning process on the first gate electrode 6 using an etching method which exhibits a high selectivity of the first gate electrode material to the gate oxide film 5 without, and by selective CVD Depositing a material of the second gate electrode on the outer circumference of the first gate electrode 6 to form a second gate electrode 7 having a different work function on the outer circumference of the first gate electrode 6 And the source / drain (3, 2) composed of the low concentration impurity layer (4), the sidewall (8) and the high concentration impurity, by use of the first gate electrode (6) and the second gate electrode (7). Forming steps Include.

본 발명의 제 5 태양에 의하면, MOSFET 을 제조하는 방법은 실리콘 기판 (1) 의 표면상에 게이트 산화막 (5) 을 형성하고, 그후에 제 1 게이트 전극의 물질을 증착하고, 상기 게이트 산화막 (5) 을 에칭함이 없이 상기 게이트 산화막 (5) 에 대한 상기 게이트 전극의 물질의 높은 선택비를 나타내는 에칭 방법을 사용하여 상기 제 1 게이트 전극 (6) 상에 패터닝 공정을 수행하는 단계와, 고온에서 안정하고 실리콘과 반응하는 실리사이드를 형성하는 것과 같은 배선 물질을 증착하고, 그후에 고온 열처리를 시행하여 상기 제 1 게이트 전극 (6) 의 외주상에 실리사이드층을 형성하고, 미반응 배선 물질 (12) 을 선택적으로 제거함으로써 상기 제 1 게이트 전극 (6) 의 외주상에 상이한 일함수를 갖는 제 2 게이트 전극 (7) 을 형성하는 단계 및, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극의 사용에 의하여, 저농도 불순물층 (4), 측벽 (8) 및 고농도 불순물층으로 구성된 소스/드레인 (3, 2) 을 형성하는 단계를 포함한다.According to the fifth aspect of the present invention, a method for manufacturing a MOSFET forms a gate oxide film 5 on the surface of a silicon substrate 1, and then deposits the material of the first gate electrode, and then the gate oxide film 5 Performing a patterning process on the first gate electrode 6 using an etching method exhibiting a high selectivity of the material of the gate electrode to the gate oxide film 5 without etching And deposit a wiring material such as to form a silicide reacting with silicon, and then subjected to a high temperature heat treatment to form a silicide layer on the outer circumference of the first gate electrode 6, and to select an unreacted wiring material 12. Forming a second gate electrode 7 having a different work function on the outer circumference of the first gate electrode 6 by removing the same, and the first gate electrode And a step of, by use of the second gate electrode, forming a low concentration impurity layer 4, the sidewall 8 and the source / drain (3, 2) composed of the high concentration impurity layer.

본 발명의 제 6 태양에 의하면, MOSFET 은 채널 영역과 드레인을 포함하며, 채널 영역의 기판 농도 (Nch) 가 드레인 근처에서의 기판 농도 (ND) 와 상이하고, 드레인 근처에서의 반전 역치 전압이 기판 농도들간의 차이에 대응하여 채널 영역에서의 역치 전압보다 더 마이너스 방향으로 더 시프트되는 것을 특징으로 하고 있다.According to a sixth aspect of the present invention, a MOSFET includes a channel region and a drain, wherein the substrate concentration N ch of the channel region is different from the substrate concentration N D near the drain, and the inversion threshold voltage near the drain. Corresponding to the difference between the substrate concentrations, it is further shifted in the negative direction more than the threshold voltage in the channel region.

본 발명의 제 7 태양에 의하면, MOSFET 의 제조 방법은 p 형 실리콘 기판 (1) 의 표면상에 게이트 산화막 (5) 을 형성한 후, 제 1 게이트 전극 (13) 물질을 증착하고, 상기 게이트 산화막 (5) 을 에칭함이 없이 상기 게이트 산화막 (5) 에 대한 상기 게이트 전극 물질의 높은 선택비를 나타내는 에칭 방법을 사용하여 상기 제 1 게이트 전극 (13) 상에 패터닝 공정을 수행하는 단계와, 불순물 (14) 이 상기 제 1 게이트 전극 (13) 을 통과하여 기판 표면내로 주입될 정도의 가속 전압으로 이온들을 주입하는 단계와, 전체 표면상에 물질을 증착하고, 이 물질을 에칭하여, 상기 게이트 전극 (13) 의 양측면상에 같은 물질로 구성된 제 2 게이트 전극 (16) 을 측벽 형상으로 형성하는 단계 및, 상기 제 1 게이트 전극 (13) 및 상기 제 2 게이트 전극 (16) 의 사용에 의해, 저농도 불순물층 (4), 측벽 (8) 및 고농도 불순물층으로 구성된 소스/드레인 (3, 2) 을 형성하는 단계를 포함한다.According to the seventh aspect of the present invention, in the MOSFET manufacturing method, after forming the gate oxide film 5 on the surface of the p-type silicon substrate 1, the first gate electrode 13 material is deposited, and the gate oxide film Performing a patterning process on the first gate electrode 13 using an etching method that exhibits a high selectivity of the gate electrode material to the gate oxide film 5 without etching (5), and impurities (14) implanting ions at an accelerating voltage such that they pass through the first gate electrode 13 into the substrate surface, depositing a material on the entire surface, etching the material, and etching the gate electrode Forming a second gate electrode 16 made of the same material on both sides of the side in the form of a side wall, and using the first gate electrode 13 and the second gate electrode 16 at a low concentration. fire Forming a source / drain (3, 2) consisting of a pure water layer (4), a sidewall (8) and a high concentration impurity layer.

본 발명의 제 8 태양에 의하면, MOSFET 제조 방법은 p 형 실리콘 기판 (1) 의 표면상에 게이트 산화막 (5) 을 형성한 후, 제 1 게이트 전극 물질을 증착하고, 상기 게이트 산화막 (5) 의 에칭없이 상기 게이트 산화막 (5) 에 대한 상기 게이트 전극의 물질의 높은 선택비를 나타내는 에칭 방법을 사용하여 상기 게이트 전극 (13) 상에 패터닝 공정을 수행하는 단계와, n 형 불순물 (15) 이 기판 표면내부로 주입되는 정도의 가속 전압으로 이온들을 주입하는 단계와, 전체 표면상에 상기 게이트 전극 (13)의 것과 같은 물질을 증착하고, 이 물질을 에칭하여, 상기 게이트 전극 (13) 의 양측면들상에 제 2 게이트 전극 (16) 을 측벽 형상으로 형성하는 단계 및, 상기 제 1 게이트 전극 (13) 및 상기 제 2 게이트 전극 (16) 의 사용에 의해, 저농도 불순물층 (4), 측벽 (8) 및, n 형 고농도 불순물층으로 구성된 소스/드레인 (3, 2) 을 형성하는 단계를 포함한다.According to the eighth aspect of the present invention, in the MOSFET manufacturing method, after forming the gate oxide film 5 on the surface of the p-type silicon substrate 1, the first gate electrode material is deposited and the gate oxide film 5 is formed. Performing a patterning process on the gate electrode 13 using an etching method exhibiting a high selectivity of the material of the gate electrode with respect to the gate oxide film 5 without etching, and the n-type impurity 15 being substrate Implanting ions at an accelerating voltage to the extent that they are implanted into the surface, depositing a material, such as that of the gate electrode 13, on the entire surface and etching the material to form both sides of the gate electrode 13 Forming a second gate electrode 16 on the sidewall shape and by using the first gate electrode 13 and the second gate electrode 16, the low concentration impurity layer 4, the sidewall 8 ) And n type Forming a source / drain (3, 2) composed of a high concentration impurity layer.

본 발명의 제 9 태양에 의하면, MOSFET 은, 게이트 산화막 (5) 이 드레인 근처에서 두께가 얇도록 형성되어 있어, 결과적으로 상기 게이트 산화막 (5) 의 용량이 채널 영역에서의 용량보다 더 크게 되어, 드레인 근처에서의 반전 역치 전압이 마이너스 방향으로 시프트하도록 구성되어 있다.According to the ninth aspect of the present invention, the MOSFET is formed such that the gate oxide film 5 is thin in the vicinity of the drain, so that the capacitance of the gate oxide film 5 becomes larger than that in the channel region, The reverse threshold voltage near the drain is configured to shift in the negative direction.

본 발명의 제 10 태양에 의하면, MOSFET 제조 방법은 실리콘 기판 (1) 의 표면상에 게이트 산화막 (5) 을 형성한 후, 제 1 게이트 전극 물질을 증착하고, 상기 게이트 산화막 (5) 의 에칭없이 상기 게이트 산화막 (5) 에 대한 상기 게이트 전극 물질의 높은 선택비를 나타내는 에칭 방법을 사용하여 상기 제 1 게이트 전극 (13) 상에 패터닝 공정을 수행하는 단계와, 실리콘 산화막에 대하여 에천트 (etchant) 를 사용하여 상기 제 1 게이트 전극 (13) 으로 덮여있지 않은 영역의 상기 게이트 산화막 (5) 의 두께를 감소시키는 단계와, 전체 표면상에 물질을 증착하고, 이 물질을 에칭하여, 상기 제 1 게이트 전극 (13) 의 양측면들상에 제 2 게이트 전극 (16) 을 측벽 형상으로 형성하는 단계 및, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극의 사용에 의해, 저농도 불순물층 (4), 측벽 (8) 및, 고농도 불순물층으로 구성된 소스/드레인 (3, 2) 을 형성하는 단계를 포함한다.According to the tenth aspect of the present invention, a MOSFET manufacturing method forms a gate oxide film 5 on the surface of a silicon substrate 1, and then deposits a first gate electrode material, without etching the gate oxide film 5. Performing a patterning process on the first gate electrode 13 using an etching method exhibiting a high selectivity of the gate electrode material to the gate oxide film 5, and etchant to the silicon oxide film Reducing the thickness of the gate oxide film 5 in an area not covered by the first gate electrode 13 by depositing a material on the entire surface and etching the material to etch the first gate. Forming a second gate electrode 16 on both sides of the electrode 13 in a sidewall shape, and by using the first gate electrode and the second gate electrode, low concentration impurity And forming a layer 4, the sidewall 8 and the source / drain (3, 2) composed of the high concentration impurity layer.

핫 캐리어 열화는 게이트 전압 VG= 1/2 VD(VD: 드레인 전압) 인 점에서 최대로 되는데, 이는 핫 캐리어의 발생 확률이 이때 크고 (도 4 를 참조), 게이트 전극 및 드레인 접합부간의 오버랩 영역에서 발생하는 수직 전계가 크므로 발생하는 핫 캐리어가 이 전계에 의하여 게이트 산화막으로 쉽게 주입되기 때문이다. 다시 말하면, 핫 캐리어 주입 효율은 게이트 전극 및 드레인 접합부간의 오버랩 영역에서 발생하는 수직 전계에 의하여 커지게 된다. 이 수직 전계는 게이트 전압 (VG) 을 증가시킴으로써 약화될 수 있다.Hot carrier degradation is maximized at the gate voltage V G = 1/2 V D (V D : drain voltage), which has a high probability of occurrence of hot carriers (see FIG. 4), between the gate electrode and the drain junction. This is because hot carriers generated by the electric field are easily injected into the gate oxide film because the vertical electric field generated in the overlap region is large. In other words, the hot carrier injection efficiency is increased by the vertical electric field generated in the overlap region between the gate electrode and the drain junction. This vertical electric field can be weakened by increasing the gate voltage V G.

본 발명에서, 상이한 일함수들을 갖는 게이트 전극 및 메인 게이트 전극이 게이트 전극과 드레인 접합부간의 오버랩 영역에 배치되어 있어, 이 영역의 게이트 전압이 일함수들간의 차이에 따라 증가한다. 이러한 배치로, 게이트 전극 및 드레인 접합부간의 오버랩 영역에서 발생하는 수직 전계가 약화되고, 그리하여 게이트 산화막으로의 핫 캐리어 주입 효율을 낮추는 것이 가능해진다. 이런 효과를 달성하기 위하여, 메인 게이트 전극과 상이한 일함수를 갖는 게이트 전극은 수직 전계가 발생하는 게이트 전극 및 드레인 접합부간의 오버랩 영역보다 더 큰 것이 필요하다.In the present invention, the gate electrode and the main gate electrode having different work functions are disposed in the overlap region between the gate electrode and the drain junction, so that the gate voltage of this region increases with the difference between the work functions. With this arrangement, the vertical electric field generated in the overlap region between the gate electrode and the drain junction is weakened, thereby making it possible to lower the hot carrier injection efficiency into the gate oxide film. In order to achieve this effect, the gate electrode having a different work function from the main gate electrode needs to be larger than the overlap region between the gate electrode and the drain junction where the vertical electric field is generated.

본 발명의 다른 목적들 및 효과들은 참조 도면들과 연계한 다음 설명중에 명백할 것이다.Other objects and effects of the present invention will become apparent in the following description in conjunction with the accompanying drawings.

본 발명의 바람직한 실시예들은 하기에 첨부도면들을 참조하여 설명될 것이다. 본문의 설명은 NMOS 에 중심되어 있다.Preferred embodiments of the present invention will be described below with reference to the accompanying drawings. The explanation in the text is centered on NMOS.

도 1 은 본 발명의 제 1 실시예를 나타내는 MOSFET 의 구성도이다.1 is a configuration diagram of a MOSFET showing a first embodiment of the present invention.

도 1 을 참조하면, p 형 실리콘 기판 (1), n 형 고농도 불순물층 (드레인) (2), n 형 고농도 불순물층 (소스) (3), n 형 저농도 불순물층 (4), 게이트 산화막 (5), 제 1 게이트 전극 (6), 제 2 게이트 전극 (7) 및, 측벽 (8) 등이 나타나 있다.Referring to Fig. 1, a p-type silicon substrate 1, an n-type high concentration impurity layer (drain) 2, an n-type high concentration impurity layer (source) 3, an n-type low concentration impurity layer 4, a gate oxide film ( 5), the first gate electrode 6, the second gate electrode 7, the side wall 8 and the like are shown.

제 1 실시예에 따르면, 상기 설명된 것처럼, 상기 제 1 게이트 전극 (6) 및 상기 제 2 게이트 전극 (7) 은 각각 상이한 일함수를 갖는 두 개의 물질들을 연결함으로써 형성된다.According to the first embodiment, as described above, the first gate electrode 6 and the second gate electrode 7 are formed by connecting two materials each having a different work function.

이때, 드레인 측상의 상기 제 2 게이트 전극 (7) 의 영역 D 는, 드레인 접합부가 게이트 전극과 겹쳐 있는 영역보다 더 넓게 형성될 수도 있다. 게이트 전극들 (6, 7) 의 물질들간의 일함수 차이가 1 V 이상인 것이 바람직하다.At this time, the region D of the second gate electrode 7 on the drain side may be formed wider than the region where the drain junction overlaps with the gate electrode. It is preferable that the work function difference between the materials of the gate electrodes 6 and 7 is 1 V or more.

그래서 MOSFET 은 드레인 근처에서의 반전 역치 전압이 N 채널 영역에서보다 일함수 차이만큼 더 마이너스 방향으로 시프트하도록 구성되어 있다.Thus, the MOSFET is configured so that the inverted threshold voltage near the drain shifts in the negative direction by a work function difference more than in the N channel region.

다음으로, n 채널 MOSFET 의 동작에 관하여 설명한다.Next, the operation of the n-channel MOSFET will be described.

이상적인 MOS 구조에서, 반전 역치 전압 (Vth) 은 p 형 반도체의 페르미 퍼텐셜 ( φf )을 사용하는 다음 식에 의하여 표현될 수 있다.In an ideal MOS structure, the inversion threshold voltage (V th ) is the Fermi potential of the p-type semiconductor ( φ f Can be expressed by the following equation.

이때, K 는 상대적 유전율 상수이고, NA는 p 형 반도체의 불순물 농도이며, Co는 게이트 산화막 (5) 의 단위 면적당 용량이다.At this time, K is a relative dielectric constant, N A is an impurity concentration of the p-type semiconductor, and C o is a capacity per unit area of the gate oxide film 5.

또한, 만약 전하가 게이트 산화막 (5) 에 존재하거나, 제 1 게이트 전극 (6) 및 제 2 게이트 전극과 실리콘 기판 (1) 간에 일함수에 있어서 차이가 있다면, 그에 대응하여 표면 퍼텐셜이 일탈하게 (deviate) 된다. 이 일탈은 플랫 밴드 전압 (VFB) 으로 불려지고, 상기 식 (1) 은 다음과 같이 다시 쓰여진다:Further, if charge is present in the gate oxide film 5, or if there is a difference in work function between the first gate electrode 6 and the second gate electrode and the silicon substrate 1, the surface potential is correspondingly deviated ( deviate). This deviation is called the flat band voltage (V FB ), and Equation (1) is rewritten as follows:

제 1 실시예에 의하면, 드레인 근처에서의 반전 역치 전압은 채널 영역에서보다 더 마이너스 방향으로 시프트하고, 그리하여 식 (2) 로부터 드레인 근처에서의 플랫 밴드 전압이 일함수에서의 차이만큼 더 작은 값이다는 것을 알 수 있다.According to the first embodiment, the inverted threshold voltage near the drain shifts in the negative direction more than in the channel region, so that from the equation (2), the flat band voltage near the drain is smaller by the difference in the work function. It can be seen that.

여기에서, 그들간의 일함수 차이가 1 V 라고 가정하면, 드레인 근처에서의 플랫 밴드 전압은 채널 영역의 전압에서 1 V 를 감산시킴으로써 얻어질 수도 있다.Here, assuming that the work function difference between them is 1 V, the flat band voltage near the drain may be obtained by subtracting 1 V from the voltage in the channel region.

도 2 는 본 발명의 제 1 실시예에서 드레인 근처에서뿐만 아니라 게이트 전극의 채널 영역에서의 MOS 구조들의 밴드들을 보여주는 도면이다. 여기에서는 VG= O V 이다.2 shows bands of MOS structures in the channel region of the gate electrode as well as near the drain in a first embodiment of the present invention. Where V G = OV.

채널 영역의 제 1 게이트 전극 (6) 물질의 일함수가 실리콘 기판 (1) 의 것보다 작은데, 이 경우 실리콘 기판 (1) 의 표면은 도 2(a) 에 나타난 것처럼 비어 있게 된다. 이와는 반대로, 드레인 근처에서의 제 2 게이트 전극 (7) 물질의 일함수는 1 V 보다 훨씬 적어서, 도 2(b) 에 나타난 것처럼, 실리콘 기판 (1) 의 표면이 더욱 더 비어 있게 된다. 달리 말하면, 이것은 채널 영역에서보다 최초에서 1 V 더 높은 게이트 전압이 드레인 근처에 인가되어지는 상태와 균등한 상황을 암시하고 있다.The work function of the material of the first gate electrode 6 in the channel region is smaller than that of the silicon substrate 1, in which case the surface of the silicon substrate 1 becomes empty as shown in Fig. 2 (a). On the contrary, the work function of the material of the second gate electrode 7 near the drain is much less than 1 V, so that the surface of the silicon substrate 1 becomes even more empty as shown in Fig. 2 (b). In other words, this suggests a situation equivalent to a state in which a gate voltage higher than 1 V is initially applied near the drain than in the channel region.

도 3 은 드레인 전류 (ID) (○ 로 표시됨) 및 기판 전류 (IBB) (● 로 표시됨) 의 게이트 전압 (VG) 의존성을 보여주고 있는데, 이때 n 채널 MOSFET 의 드레인 전압 (VD) 은 5.5 V 이고, MOSFET 은 10 ㎚ 의 게이트 산화막 두께 (TOX) 와, 0.9 ㎛ 의 트랜지스터 유효 길이 (Leff) 및, 10 ㎜ 의 두께 (W) 를 갖는다.3 shows the gate voltage (V G ) dependence of the drain current (I D ) (denoted by ○) and the substrate current (I BB ) (denoted by ●), where the drain voltage (V D ) of the n-channel MOSFET is shown. Is 5.5 V, and the MOSFET has a gate oxide film thickness T OX of 10 nm, a transistor effective length L eff of 0.9 μm, and a thickness W of 10 mm.

도 3 으로부터 명백하듯이, 드레인 전류 (ID) 는 게이트 전압의 상승과 더불어 증가하는 반면에, 기판 전류 (IBB) 는 VG= 1/2 VD의 근처에서 피크에 도달한 후, 계속 감소하기 시작한다. 핫 캐리어의 발생은 드레인 전류 (ID) 에 의존하는 반면에, 기판 전류 (IBB) 는 핫 캐리어의 발생량에 비례한다. 따라서, 핫 캐리어의 발생 확률은 기판 전류 (IBB) 를 드레인 전류 (ID) 로 나누어 구할 수 있다.As is apparent from FIG. 3, the drain current I D increases with the increase of the gate voltage, while the substrate current I BB reaches a peak near V G = 1/2 V D and then continues. Begins to decrease. The generation of hot carriers depends on the drain current I D , while the substrate current I BB is proportional to the amount of hot carrier generation. Therefore, the occurrence probability of the hot carrier can be obtained by dividing the substrate current I BB by the drain current I D.

도 4 는 핫 캐리어의 발생 확률과 덧붙여서 게이트 전압 의존성을 보여주고 있다.4 shows the occurrence probability of hot carriers and the gate voltage dependence in addition.

도 4 로부터 명백하듯이, 핫 캐리어의 발생 확률은 게이트 전압이 작을수록 더 높아지고, 게이트 전압이 상승할수록 지수적으로 감소하게 된다는 것을 알 수 있다.As can be seen from FIG. 4, it can be seen that the probability of occurrence of hot carrier increases as the gate voltage decreases, and decreases exponentially as the gate voltage increases.

따라서, 제 1 실시예의 MOSFET 의 구조에 의하면, 드레인 근처에서, 채널 영역에서 보다 일함수 차이만큼 더 큰 게이트 전압이 인가되는 상태와 균등한 상황이 있을 것이다. 따라서, 핫 캐리어의 발생 확률은 도 4 의 점선에 의해 지시된 것처럼 좌측으로 시프트한다. 핫 캐리어의 발생량은 이것과 드레인 전류를 곱함으로써 얻어질 수도 있다. 이런 이유로, 일함수 차이가 대략 1 V 라고 가정하면, 핫 캐리어의 발생량은 대략 1/2 가량 감소될 수 있다. 동시에, 핫 캐리어에 의한 열화도 또한 대략 1/2 로 감소될 수 있다.Therefore, according to the structure of the MOSFET of the first embodiment, there will be a situation in which the gate voltage is applied near the drain, which is larger by the work function difference than in the channel region. Thus, the probability of occurrence of hot carrier shifts to the left as indicated by the dashed line in FIG. 4. The amount of hot carriers generated may be obtained by multiplying this by the drain current. For this reason, assuming that the work function difference is about 1 V, the amount of hot carriers generated can be reduced by about 1/2. At the same time, degradation by hot carriers can also be reduced to approximately 1/2.

다음은 본 발명의 제 2 실시예에 있어서 MOSFET 의 제조 방법에 관한 설명이다.The following is a description of a method of manufacturing a MOSFET in a second embodiment of the present invention.

도 5 는 본 발명의 제 2 실시예의 MOSFET 제조 공정을 보여주는 단면도이다.Fig. 5 is a sectional view showing the MOSFET manufacturing process of the second embodiment of the present invention.

[1] 우선, 도 5(a) 에 나타난 것처럼, 게이트 산화막 (5) 이 열적 산화 등과 같은 공정에 의해 p 형 실리콘 기판 (1) 의 표면상에 형성된 후, 제 1 게이트 전극 (6) 이 스퍼터링 같은 기술에 의해 증착된다. 그리고 나서는, 패터닝 공정이 기지의 포토리소그래피 에칭 기술을 사용하여 수행된다. 이때, 게이트 산화막 (5) 은 제 1 게이트 전극 (6) 물질의 게이트 산화막 (5) 에 대한 높은 선택비를 나타내는 에칭 방법을 사용하여 에칭되지 않는다.[1] First, as shown in Fig. 5A, after the gate oxide film 5 is formed on the surface of the p-type silicon substrate 1 by a process such as thermal oxidation, the first gate electrode 6 is sputtered. Deposited by the same technique. The patterning process is then performed using known photolithography etching techniques. At this time, the gate oxide film 5 is not etched using an etching method that exhibits a high selectivity for the gate oxide film 5 of the first gate electrode 6 material.

[2] 그다음으로는, 도 5(b) 에 나타난 것처럼, 배선 물질 (9) 이 전체 표면에 걸쳐 증착된다.[2] Next, as shown in Fig. 5B, the wiring material 9 is deposited over the entire surface.

[3] 계속하여, 이 배선 물질 (9) 은 에칭되고, 그것에 의하여 도 5(c) 에 나타난 것처럼, 제 1 게이트 전극 (6) 의 양측면상에 측벽 형상으로 각각이 상이한 일함수를 갖는 제 2 게이트 전극 (7) 을 형성한다.[3] Subsequently, the wiring material 9 is etched, whereby a second having a different work function in each sidewall shape on both sides of the first gate electrode 6, as shown in Fig. 5 (c). The gate electrode 7 is formed.

예를 들면, p 형 불순물이 고농도로 내부에 도핑되어 있는 다결정 실리콘이 n 채널 MOSFET 의 제 1 게이트 전극 (6) 물질로서 사용되고, Al 또는 Ti 같은 물질이 그의 게이트 전극 (7) 물질로 사용되고, 그에 따라 그들간의 일함수 차이는 약 1 V 정도로 설정될 수 있다.For example, polycrystalline silicon doped with a high concentration of p-type impurities is used as the first gate electrode 6 material of the n-channel MOSFET, and a material such as Al or Ti is used as its gate electrode 7 material, and Thus, the work function difference between them can be set to about 1V.

[4] 일반적인 MOSFET 제조 방법과 같은 방식으로, 저농도 불순물층 (4), 측벽 (8) 및, 고농도 불순물층 (2, 3) 이 제 1 게이트 전극 (6) 및 제 2 게이트 전극 (7) 의 사용에 의해 형성되고, 그로 인해 도 5(d) 에 나타난 것처럼 제 2 실시예의 구조를 갖는 MOSFET 을 구성하는 것이 가능하다.[4] The low concentration impurity layer 4, the sidewalls 8, and the high concentration impurity layers 2, 3 are formed in the same manner as in the general MOSFET manufacturing method, for the first gate electrode 6 and the second gate electrode 7. Formed by use, it is thereby possible to construct a MOSFET having the structure of the second embodiment as shown in Fig. 5 (d).

따라서, 제 2 실시예에 의하면, MOSFET 은 종래 기술 MOSFET 제조 방법과 비교했을 때 마스크수의 증가없이 구성될 수 있다.Therefore, according to the second embodiment, the MOSFET can be configured without increasing the number of masks as compared with the prior art MOSFET manufacturing method.

이렇게 형성된 MOSFET 의 구조에 의하면, 드레인 근처에서, 채널 영역에서보다 일함수 차이만큼 더 높은 게이트 전압이 인가되는 상태와 균등한 상황이 있을 것이고, 그리하여 핫 캐리어의 발생 확률은 도 4 의 점선에 의해 나타난 것처럼 좌측으로 시프트한다. 이런 이유로, 일함수 차이가 대략 1 V 라고 가정하면, 핫 캐리어의 발생량은 대략 1/2 정도로 감소될 수 있다. 동시에, 핫 캐리어에 의한 열화도 또한 대략 1/2 정도로 감소될 수 있다.According to the structure of the MOSFET thus formed, there will be a situation in which the gate voltage is applied near the drain, which is higher by the work function difference than in the channel region, so that the probability of occurrence of hot carrier is represented by the dotted line in FIG. Shift left as shown. For this reason, assuming that the work function difference is approximately 1 V, the generation amount of hot carriers can be reduced to approximately 1/2. At the same time, degradation by hot carriers can also be reduced by approximately one half.

다음으로는, 본 발명의 제 3 실시예가 설명될 것이다.Next, a third embodiment of the present invention will be described.

도 6 은 본 발명의 제 3 실시예를 나타내는 MOSFET 의 제조 공정의 단면도이다.Fig. 6 is a sectional view of the manufacturing process of the MOSFET showing the third embodiment of the present invention.

[1] 무엇보다도 먼저, 도 6(a) 에 나타난 것처럼, 게이트 산화막 (5) 이 열적 산화 등과 같은 공정에 의해 p 형 실리콘 기판의 표면상에 형성된 후, 희생막 (10) 이 증착된다. 이때, 희생막 (10) 은, 나중의 에칭 공정의 경우에, 게이트 산화막 (5) 에 대한 충분히 높은 선택비를 갖는 물질의 사용을 수반한다. 기지의 포토리소그래피 에칭 기술에 의해 이 희생막 (10) 내에 그루브가 형성된 후, 배선 물질 (9) 이 CVD (화학적 증기 증착) 기술에 의해 전체 표면에 증착된다.[1] First of all, as shown in Fig. 6A, after the gate oxide film 5 is formed on the surface of the p-type silicon substrate by a process such as thermal oxidation, the sacrificial film 10 is deposited. At this time, the sacrificial film 10 involves the use of a material having a sufficiently high selectivity to the gate oxide film 5 in the case of a later etching process. After the grooves are formed in this sacrificial film 10 by a known photolithography etching technique, the wiring material 9 is deposited on the entire surface by the CVD (chemical vapor deposition) technique.

[2] 계속하여, 이 배선 물질 (9) 이 CMP (화학적 기계적 폴리싱) 에 의해 그루브내부에 남아 있게 되고, 그후에 희생막 (10) 이 에칭에 의해 완전히 제거된다. 그것에 의해 제 1 게이트 전극 (6) 이 도 6(b) 에 나타난 것처럼 형성된다. 그후에, 상이한 배선 물질 (11) 이 전체 표면에 걸쳐 부가적으로 증착된다.[2] Subsequently, this wiring material 9 remains inside the groove by CMP (chemical mechanical polishing), after which the sacrificial film 10 is completely removed by etching. Thereby, the first gate electrode 6 is formed as shown in Fig. 6 (b). Thereafter, different wiring material 11 is additionally deposited over the entire surface.

[3] 다음으로, 도 6(c) 에 나타난 것처럼, 상기 배선 물질 (11) 이 에칭되고, 그에 의하여 각각이 상이한 일함수를 갖는 제 2 게이트 전극 (7) 이 제 1 게이트 전극 (6) 의 양측면상에 측벽같은 형상으로 형성되어진다. 예를 들면, 내부에 p 형 불순물이 고농도로 도핑되어 있는 다결정 실리콘은 n 채널 MOSFET 의 제 1 게이트 전극 (6) 물질로서 사용되고, Al 또는 Ti 같은 물질은 그의 제 2 게이트 전극 (7) 물질로 사용되며, 그에 의하여 일함수 차이는 대략 1V 정도로 설정될 수 있다.[3] Next, as shown in Fig. 6 (c), the wiring material 11 is etched, whereby a second gate electrode 7 each having a different work function is used for the first gate electrode 6; It is formed in the shape of a side wall on both sides. For example, polycrystalline silicon doped with a high concentration of p-type impurities therein is used as the first gate electrode 6 material of an n-channel MOSFET, and a material such as Al or Ti is used as its second gate electrode 7 material. Thus, the work function difference can be set to about 1V.

일반적인 MOSFET 제조 방법과 같은 방식으로, n 형 저농도 불순물층 (4), 측벽 (8) 및, n 형 고농도 불순물층 (2, 3) 이 상기 게이트 전극들 (6, 7) 의 사용에 의하여 형성되고, 그에 의하여 도 6(d) 에 나타난 것처럼 제 3 실시예의 구조를 갖는 MOSFET 이 가능하게 된다.In the same manner as a general MOSFET manufacturing method, an n-type low concentration impurity layer 4, sidewalls 8, and n-type high concentration impurity layer 2, 3 are formed by the use of the gate electrodes 6, 7. As a result, a MOSFET having the structure of the third embodiment can be obtained as shown in Fig. 6 (d).

따라서, 제 3 실시예에 의하면, 제 1 실시예의 구조를 갖는 MOSFET 이 종래 기술 MOSFET 제조 방법과 비교할 때 마스크수의 증가없이 구성될 수 있다.Therefore, according to the third embodiment, the MOSFET having the structure of the first embodiment can be configured without increasing the number of masks as compared with the prior art MOSFET manufacturing method.

그렇게 구성된 MOSFET 의 구조에 의하면, 드레인 근처에서, 채널 영역에서보다 일함수 차이만큼 더 높은 게이트 전압이 인가되는 상태와 균등한 상황이 있을 것이고, 그리하여 핫 캐리어의 발생 확률은 도 4 의 점선으로 나타난 것처럼 좌측으로 시프트한다. 핫 캐리어의 발생량은 이것을 드레인 전류와 곱함으로써 얻어질 수도 있다. 이런 이유로, 일함수 차이가 대략 1 V 정도라고 가정하면, 핫 캐리어의 발생량은 대략 1/2 로 감소될 수 있다. 동시에, 핫 캐리어에 의한 열화도 또한 대략 1/2 로 감소될 수 있다.According to the structure of the MOSFET thus configured, there will be an equivalent situation in which near the drain is applied with a higher gate voltage by the work function difference than in the channel region, so that the probability of occurrence of hot carriers is represented by a dotted line in FIG. Shift left The amount of hot carriers generated may be obtained by multiplying this by the drain current. For this reason, assuming that the work function difference is about 1 V, the amount of hot carriers can be reduced to about 1/2. At the same time, degradation by hot carriers can also be reduced to approximately 1/2.

다음으로, 본 발명의 제 4 실시예가 설명될 것이다.Next, a fourth embodiment of the present invention will be described.

도 7 은 본 발명의 제 4 실시예를 보여주는 MOSFET 의 제조 공정의 단면도이다.7 is a cross-sectional view of the manufacturing process of a MOSFET showing a fourth embodiment of the present invention.

[1] 우선, 도 7(a) 에 나타난 것처럼, 게이트 산화막 (5) 이 열적 산화 등과 같은 공정에 의해 p 형 실리콘 기판 (1) 의 표면상에 형성된 후에, 게이트 전극 (6) 이 스퍼터링 같은 기술에 의해 증착되고, 패터닝 공정이 기지의 포토리소그래피 에칭 기술에 의해 수행되어 진다. 이때, 게이트 산화막 (5) 은 제 1 게이트 전극이 게이트 산화막 (5) 에 대한 높은 선택비를 나타내는 에칭 방법을 사용함에 의해 에칭되지 않는다.[1] First, as shown in Fig. 7A, after the gate oxide film 5 is formed on the surface of the p-type silicon substrate 1 by a process such as thermal oxidation, the gate electrode 6 is sputtered or the like. And the patterning process is performed by known photolithography etching techniques. At this time, the gate oxide film 5 is not etched by using an etching method in which the first gate electrode exhibits a high selectivity with respect to the gate oxide film 5.

[2] 그후에는, 도 7(b) 에 나타난 것처럼, 제 2 게이트 전극 (7) 이 선택적 CVD 에 의해 제 1 게이트 전극 (6) 의 외주 상에만 증착되어지고, 그것에 의해 제 1 게이트 전극 (6) 물질의 외주 상에 상이한 일함수를 갖는 제 2 게이트 전극 (7) 이 형성된다.[2] After that, as shown in Fig. 7B, the second gate electrode 7 is deposited only on the outer circumference of the first gate electrode 6 by selective CVD, whereby the first gate electrode 6 On the outer periphery of the material a second gate electrode 7 having a different work function is formed.

예를 들면, 내부에 p 형 불순물이 고농도로 도핑되어 있는 다결정 실리콘이 n 채널 MOSFET 의 제 1 게이트 전극 (6) 물질로서 사용되어지고, 선택적 CVD 로 가능한 것으로 기지의 Al 과 같은 물질은 그의 게이트 전극 (7) 물질로 사용되어지며, 이에 의해 그들간의 일함수 차이는 대략 1 V 정도로 설정될 수 있다.For example, polycrystalline silicon doped with a high concentration of p-type impurities therein is used as the first gate electrode 6 material of the n-channel MOSFET, and it is possible by selective CVD that a known material such as Al is used as the gate electrode thereof. (7) used as a substance, whereby the work function difference between them can be set to about 1 V.

[3] 일반적인 MOSFET 제조 방법과 같은 방식으로, n 형 저농도 불순물층 (4), 측벽 (8) 및, n 형 고농도 불순물층들 (2, 3) 이 상기 게이트 전극들 (6, 7) 의 사용에 의해 형성되어지며, 이에 의해 도 7(c) 에 나타난 제 4 실시예의 구조를 갖는 MOSFET 을 구성하는 것이 가능하다.[3] In the same manner as a general MOSFET manufacturing method, the n-type low concentration impurity layer 4, the sidewall 8, and the n-type high concentration impurity layers 2, 3 use the gate electrodes 6, 7; It is possible to form a MOSFET having the structure of the fourth embodiment shown in Fig. 7 (c) by this.

따라서, 제 4 실시예에 의하면, MOSFET 이 종래 기술 MOSFET 제조 방법과 비교했을 때 마스크수의 증가없이 구성될 수 있다.Therefore, according to the fourth embodiment, the MOSFET can be configured without increasing the number of masks as compared with the prior art MOSFET manufacturing method.

이렇게 형성된 MOSFET 의 구조에 의하면, 드레인 근처에서, 채널 영역에서보다 일함수 차이만큼 더 높은 게이트 전압이 인가되는 상태와 균등한 상황이 있을 것이고, 그리하여 핫 캐리어의 발생 확률은 도 4 의 점선으로 나타난 것처럼 좌측으로 시프트한다. 핫 캐리어의 발생량은 이것을 드레인 전류와 곱함으로써 얻어질 수도 있다. 이런 이유로, 일함수 차이가 대략 1 V 정도라고 가정하면, 핫 캐리어의 발생량은 대략 1/2 로 감소될 수 있다. 동시에, 핫 캐리어에 의한 열화도 또한 대략 1/2 로 감소될 수 있다.According to the structure of the MOSFET thus formed, there will be an equivalent situation in which the gate voltage is applied near the drain higher by the work function difference than in the channel region, so that the probability of occurrence of hot carriers is represented by a dotted line in FIG. Shift left The amount of hot carriers generated may be obtained by multiplying this by the drain current. For this reason, assuming that the work function difference is about 1 V, the amount of hot carriers can be reduced to about 1/2. At the same time, degradation by hot carriers can also be reduced to approximately 1/2.

다음으로, 본 발명의 제 5 실시예가 설명될 것이다.Next, a fifth embodiment of the present invention will be described.

도 8 은 본 발명의 제 5 실시예를 보여주는 MOSFET 제조 공정의 단면도이다.8 is a cross-sectional view of a MOSFET manufacturing process showing a fifth embodiment of the present invention.

[1] 우선, 도 8(a) 에 나타난 것처럼, 게이트 산화막 (5) 이 열적 산화 등과 같은 공정에 의해 p 형 실리콘 기판 (1) 의 표면상에 형성된 후에, 제 1 게이트 전극 (6) 이 스퍼터링 같은 기술에 의해 증착되고, 패터닝 공정이 기지의 포토리소그래피 에칭 기술에 의해 수행되어 진다. 이때, 게이트 산화막 (5) 은 제 1 게이트 전극 (6) 이 게이트 산화막 (5) 에 대한 높은 선택비를 나타내는 에칭 방법을 사용함에 의해 에칭되지 않는다.[1] First, as shown in Fig. 8A, after the gate oxide film 5 is formed on the surface of the p-type silicon substrate 1 by a process such as thermal oxidation, the first gate electrode 6 is sputtered. Deposited by the same technique, the patterning process is performed by known photolithography etching techniques. At this time, the gate oxide film 5 is not etched by using an etching method in which the first gate electrode 6 exhibits a high selectivity with respect to the gate oxide film 5.

[2] 그후로는, 도 8(b) 에 나타난 것처럼, 실리콘에 반응하고 고온에 안정한 실리사이드를 형성하는 것과 같은 배선 물질 (12) 이 전체 표면에 걸쳐 증착된다.[2] Thereafter, as shown in Fig. 8B, a wiring material 12 is deposited over the entire surface, such as to form silicide that reacts with silicon and is stable at high temperatures.

[3] 그후에는, 도 8(c) 에 나타난 것처럼, 실리사이드층이 고온 열처리를 수행함으로써 제 1 게이트 전극 (6) 의 외주상에 형성되고, 배선 물질 (12) 의 미반응 부분이 선택적으로 제거되며, 이에 의해 제 1 게이트 전극 (6) 의 외주상에 상이한 일함수를 갖는 제 2 게이트 전극 (7) 이 형성된다.[3] After that, as shown in Fig. 8C, the silicide layer is formed on the outer circumference of the first gate electrode 6 by performing a high temperature heat treatment, and the unreacted portion of the wiring material 12 is selectively removed. As a result, a second gate electrode 7 having a different work function is formed on the outer circumference of the first gate electrode 6.

예를 들면, 내부에 p 형 불순물이 고농도로 도핑되어 있는 다결정 실리콘이 n 채널 MOSFET 의 제 1 게이트 전극 (6) 물질로서 사용되어지고, Ti 실리사이드와 같은 물질은 그의 게이트 전극 (7) 물질로 사용되어지며, 이에 의해 그들간의 일함수 차이는 대략 1 V 정도로 설정될 수 있다.For example, polycrystalline silicon doped with a high concentration of p-type impurities therein is used as the first gate electrode 6 material of the n-channel MOSFET, and a material such as Ti silicide is used as its gate electrode 7 material. Thus, the work function difference between them can be set to about 1V.

일반적인 MOSFET 제조 방법과 같은 방식으로, n 형 저농도 불순물층 (4), 측벽 (8) 및, n 형 고농도 불순물층들 (2, 3) 이 상기 게이트 전극들 (6, 7) 의 사용에 의해 형성되어지며, 이에 의해 도 8(d) 에 나타난 제 5 실시예의 구조를 갖는 MOSFET 을 구성하는 것이 가능하다.In the same manner as the general MOSFET manufacturing method, the n-type low concentration impurity layer 4, the sidewall 8 and the n-type high concentration impurity layers 2, 3 are formed by the use of the gate electrodes 6, 7. In this way, it is possible to construct a MOSFET having the structure of the fifth embodiment shown in Fig. 8 (d).

따라서, 제 5 실시예에 의하면, MOSFET 이 종래 기술 MOSFET 제조 방법과 비교했을 때 마스크수의 증가없이 구성될 수 있다.Thus, according to the fifth embodiment, the MOSFET can be configured without increasing the number of masks as compared with the prior art MOSFET manufacturing method.

이렇게 형성된 MOSFET 의 구조에 의하면, 드레인 근처에서, 채널 영역에서보다 일함수 차이만큼 더 높은 게이트 전압이 인가되는 상태와 균등한 상황이 있을 것이고, 그리하여 핫 캐리어의 발생 확률은 도 4 의 점선으로 나타난 것처럼 좌측으로 시프트한다. 핫 캐리어의 발생량은 이것을 드레인 전류와 곱함으로써 얻어질 수도 있다. 그리하여, 일함수 차이가 대략 1 V 정도라고 가정하면, 핫 캐리어의 발생량은 대략 1/2 로 감소될 수 있다. 동시에, 핫 캐리어에 의한 열화도 또한 대략 1/2 로 감소될 수 있다.According to the structure of the MOSFET thus formed, there will be an equivalent situation in which the gate voltage is applied near the drain higher by the work function difference than in the channel region, so that the probability of occurrence of hot carriers is represented by a dotted line in FIG. Shift left The amount of hot carriers generated may be obtained by multiplying this by the drain current. Thus, assuming that the work function difference is about 1 V, the amount of hot carriers can be reduced to about 1/2. At the same time, degradation by hot carriers can also be reduced to approximately 1/2.

다음으로, 본 발명의 제 6 실시예가 설명될 것이다.Next, a sixth embodiment of the present invention will be described.

도 9 는 본 발명의 제 6 실시예를 보여주는 MOSFET 의 구성도이다. 제 1 실시예의 것들과 동일한 성분들은 동일한 부호로 표시되며, 그의 설명들은 생략되어 있다.9 is a configuration diagram of a MOSFET showing a sixth embodiment of the present invention. The same components as those of the first embodiment are denoted by the same reference numerals, and descriptions thereof are omitted.

도 9 에 나타난 것처럼, 제 6 실시예에서는, 채널 영역의 기판 농도 (Nch)가 드레인 근처의 기판 농도 (ND)와 다르게 되어 있다. 부호 13 이 제 1 전극을 나타낸다는 것을 주목하라.As shown in Fig. 9, in the sixth embodiment, the substrate concentration N ch of the channel region is different from the substrate concentration N D near the drain. Note that reference numeral 13 denotes the first electrode.

이런 경우에, 드레인 측상의 기판 농도 (ND) 영역은 드레인 접합부 (2A) 보다 채널의 더욱 더 안쪽으로 확장되는 정도로 형성될 수도 있다. 이러한 두 기판 농도들은 반드시 한정되어 있을 필요는 없지만, 이에 의해 MOSFET 은 드레인 근처의 반전 역치 전압이 채널 영역에서보다 더 마이너스 방향으로 시프트하도록 구성되어 있다.In this case, the substrate concentration N D region on the drain side may be formed to extend even further inward of the channel than the drain junction 2A. These two substrate concentrations need not necessarily be limited, but the MOSFET is thus configured so that the inverted threshold voltage near the drain shifts in a more negative direction than in the channel region.

다음으로, 제 6 실시예의 n 채널 MOSFET 의 동작이 설명될 것이다.Next, the operation of the n-channel MOSFET of the sixth embodiment will be described.

상기 식 (2) 으로부터 명백한 것처럼, 반도체 기판 농도 (NA) 는 반전 역치 전압들중의 하나이며, 그래서 변화되어, 그에 의해 반전 역치 전압이 시프트가능하도록 한다.As is apparent from Equation (2) above, the semiconductor substrate concentration N A is one of the inversion threshold voltages, and is thus changed, thereby making the inversion threshold voltage shiftable.

만약 기판 농도 (NA) 가 1×1016cm-3 의 차수이다면, 식 (2) 의 제 3 항은 대략 1 V 가 된다. 그리하여, 도 9 의 Nch영역의 농도가 기판 농도의 4 배 크기로 설정되어, 이에 의해 제 3 항이 2 V 가 되고, 반전 역치 전압이 플러스 측상에서 1 V 만큼 시프트한다. 즉, 다시 말하면, 드레인 근처에서, 채널 영역에서보다 최초에서 1 V 만큼 더 높은 게이트 전압이 인가되는 상태와 균등한 상황이 있을 것이다.If the substrate concentration (N A ) 1 × 10 16 cm -3 In the order of, the third term of equation (2) is approximately 1 V. Thus, the concentration of the N ch region of FIG. 9 is set to be four times the substrate concentration, whereby the third term becomes 2 V, and the inversion threshold voltage is shifted by 1 V on the positive side. That is, in other words, near the drain, there will be a situation equivalent to a state in which a gate voltage higher by 1 V is initially applied than in the channel region.

상기 기재된 것처럼, 제 6 실시예의 MOSFET 구조에 의하면, 드레인 근처에서, 기판 농도들간의 차이에 의해 채널 영역에서보다 더 높은 게이트 전압이 인가되어 있는 상태와 균등한 상황이 있을 것이고, 따라서 핫 캐리어의 발생 확률은 도 4 의 점선에 의해 나타난 것처럼 좌측으로 시프트한다. 핫 캐리어 발생량은 이것과 드레인 전류를 곱함으로써 얻어질 수도 있다.As described above, according to the MOSFET structure of the sixth embodiment, in the vicinity of the drain, there will be a situation equivalent to that in which a higher gate voltage is applied than in the channel region due to the difference between the substrate concentrations, and thus the occurrence of hot carriers. The probability shifts to the left as indicated by the dashed line in FIG. 4. The hot carrier generation amount may be obtained by multiplying this by the drain current.

이런 이유로, 게이트 전압이 기판 농도들간의 차이에 의해 1 V 만큼 더 높게 되는 상황이 있다고 가정하면, 핫 캐리어의 발생량은 대략 1/2 로 감소될 수 있고, 동시에 핫 캐리어에 의한 열화도 또한 대략 1/2 로 감소될 수 있다.For this reason, assuming that there is a situation where the gate voltage becomes higher by 1 V due to the difference between the substrate concentrations, the amount of hot carriers can be reduced to about 1/2, and at the same time, the degradation by the hot carriers is also about 1 Can be reduced to / 2.

다음으로, 본 발명의 제 7 실시예가 설명된다.Next, a seventh embodiment of the present invention will be described.

도 10 은 본 발명의 제 7 실시예를 보여주는 MOSFET 제조 공정의 단면도이다.10 is a cross-sectional view of a MOSFET fabrication process showing a seventh embodiment of the present invention.

[1] 무엇보다도 먼저, 도 10(a) 에 나타난 것처럼, 게이트 산화막 (5) 이 열적 산화 등과 같은 공정에 의해 p 형 실리콘 기판 (1) 의 표면상에 형성된 후에, 제 1 게이트 전극 (13) 이 스퍼터링 같은 기술에 의해 증착되고, 패터닝 공정이 기지의 포토리소그래피 에칭 기술에 의해 수행되어 진다. 이때, 게이트 산화막 (5) 은 제 1 게이트 전극 (13) 이 게이트 산화막 (5) 에 대한 높은 선택비를 나타내는 에칭 방법을 사용함에 의해 에칭되지 않는다. 그후에는, p 형 불순물이 전체 표면내부로 이온 주입된다.[1] First of all, as shown in Fig. 10A, after the gate oxide film 5 is formed on the surface of the p-type silicon substrate 1 by a process such as thermal oxidation, the first gate electrode 13 This is deposited by techniques such as sputtering, and the patterning process is performed by known photolithography etching techniques. At this time, the gate oxide film 5 is not etched by using the etching method in which the first gate electrode 13 exhibits a high selectivity with respect to the gate oxide film 5. Thereafter, p-type impurities are ion implanted into the entire surface.

[2] 이때, 도 10(b) 에 나타난 것처럼, p 형 불순물은 제 1 게이트 전극 (13) 을 통과하여 기판 표면내부로 주입될 정도의 가속 전압으로 이온 주입된다. 이 경우에, p 형 불순물층 (14) 이 제 1 게이트 전극 (13) 의 기판 표면상에만 형성되고, p 형 불순물은 제 1 게이트 전극이 전혀 존재하지 않는 영역의 기판 내부로 주입되어, MOSFET 의 동작에는 어떤 기여도 없게 된다.In this case, as shown in FIG. 10B, the p-type impurity is implanted at an acceleration voltage such that the p-type impurity passes through the first gate electrode 13 and is injected into the substrate surface. In this case, the p-type impurity layer 14 is formed only on the substrate surface of the first gate electrode 13, and the p-type impurity is implanted into the substrate in the region where the first gate electrode does not exist at all, thereby forming the MOSFET. There is no contribution to the operation.

[3] 그후에는, 제 1 게이트 전극 (13) 의 것과 같은 물질이 전체 표면에 걸쳐 증착된 후 에칭되어, 이에 의해 같은 물질로 구성된 제 2 게이트 전극 (16) 이, 도 10(c) 에 나타난 것처럼, 제 1 게이트 전극 (13) 의 양측상에 측벽 형상으로 나타난다. 이때, 일반적인 MOSFET 제조 방법과 같은 방식으로, n 형 저농도 불순물층 (4), 측벽 (8) 및, n 형 고농도 불순물층들 (2, 3) 이 상기 게이트 전극들 (13, 16) 의 사용에 의해 형성되어지며, 이에 의해 도 10(d) 에 나타난 제 7 실시예의 구조를 갖는 MOSFET 을 구성하는 것이 가능하다.[3] Thereafter, a material such as that of the first gate electrode 13 is deposited over the entire surface and then etched, whereby a second gate electrode 16 composed of the same material is shown in Fig. 10 (c). As shown, they appear in sidewall shapes on both sides of the first gate electrode 13. At this time, the n-type low concentration impurity layer 4, the sidewalls 8, and the n-type high concentration impurity layers 2, 3 are used for the use of the gate electrodes 13, 16 in the same manner as the general MOSFET manufacturing method. It is possible to construct a MOSFET having the structure of the seventh embodiment shown in Fig. 10 (d) by this.

따라서, 제 7 실시예에 의하면, MOSFET 이 종래 기술 MOSFET 제조 방법과 비교했을 때 마스크수의 증가없이 구성될 수 있다.Therefore, according to the seventh embodiment, the MOSFET can be configured without increasing the number of masks as compared with the prior art MOSFET manufacturing method.

이렇게 형성된 MOSFET 의 구조에 의하면, 드레인 근처에서, 기판 농도들간의 차이에 의해 채널 영역에서보다 더 높은 게이트 전압이 인가되는 상태와 균등한 상황이 있을 것이고, 그리하여 핫 캐리어의 발생 확률은 도 4 의 점선으로 나타난 것처럼 좌측으로 시프트한다. 핫 캐리어의 발생량은 이것을 드레인 전류와 곱함으로써 얻어질 수도 있다. 이런 이유로, 게이트 전압이 기판 농도들간의 차이에 의해 대략 1 V 만큼 더 높다고 가정하면, 핫 캐리어의 발생량은 대략 1/2 로 감소될 수 있다. 동시에, 핫 캐리어에 의한 열화도 또한 대략 1/2 로 감소될 수 있다.According to the structure of the MOSFET thus formed, near the drain, there will be a situation that is equal to a state in which a higher gate voltage is applied than in the channel region due to the difference between the substrate concentrations, so that the probability of occurrence of hot carriers is a dotted line in FIG. Shift left as shown. The amount of hot carriers generated may be obtained by multiplying this by the drain current. For this reason, assuming that the gate voltage is higher by approximately 1 V by the difference between the substrate concentrations, the amount of hot carriers generated can be reduced to approximately 1/2. At the same time, degradation by hot carriers can also be reduced to approximately 1/2.

다음으로, 본 발명의 제 8 실시예가 설명된다.Next, an eighth embodiment of the present invention will be described.

도 11 은 본 발명의 제 8 실시예를 나타내는 MOSFET 제조 공정의 단면도이다.Fig. 11 is a sectional view of the MOSFET manufacturing process showing the eighth embodiment of the present invention.

[1] 무엇보다도 먼저, 도 11(a) 에 나타난 것처럼, 게이트 산화막 (5) 이 열적 산화 등과 같은 공정에 의해 p 형 실리콘 기판 (1) 의 표면상에 형성된 후에, 제 1 게이트 전극 (13) 이 스퍼터링 같은 기술에 의해 증착되고, 패터닝 공정이 기지의 포토리소그래피 에칭 기술에 의해 수행되어 진다. 이때, 게이트 산화막 (5) 은 제 1 게이트 전극 (13) 이 게이트 산화막 (5) 에 대한 높은 선택비를 나타내는 에칭 방법을 사용함에 의해 에칭되지 않는다. 그후에는, n 형 불순물이 전체 표면내부로 이온 주입된다.[1] First of all, as shown in Fig. 11A, after the gate oxide film 5 is formed on the surface of the p-type silicon substrate 1 by a process such as thermal oxidation, the first gate electrode 13 This is deposited by techniques such as sputtering, and the patterning process is performed by known photolithography etching techniques. At this time, the gate oxide film 5 is not etched by using the etching method in which the first gate electrode 13 exhibits a high selectivity with respect to the gate oxide film 5. Thereafter, n-type impurities are ion implanted into the entire surface.

[2] 이때, 도 11(b) 에 나타난 것처럼, n 형 불순물은 기판 표면내부로 주입될 정도의 가속 전압으로 이온 주입된다. 이 경우에, 제 1 게이트 전극 (13) 이 전혀 존재하지 않는 영역에서, n 형 불순물층은 제 1 게이트 전극 (13) 에 의해 차단되어 기판 내부로 주입되지 않게 되어, n 형 불순물층 (15) 은 제 1 게이트 전극 (13) 을 제외한 영역상에서만 형성된다.In this case, as shown in FIG. 11B, the n-type impurity is ion-implanted at an acceleration voltage sufficient to be injected into the substrate surface. In this case, in the region where the first gate electrode 13 does not exist at all, the n-type impurity layer is blocked by the first gate electrode 13 and is not injected into the substrate, so that the n-type impurity layer 15 Is formed only on the region except for the first gate electrode 13.

[3] 그후에는, 제 1 게이트 전극 (13) 의 것과 같은 물질이 전체 표면에 걸쳐 증착된 후 에칭되어, 이에 의해 같은 물질로 구성된 제 2 게이트 전극 (16) 이, 도 11(c) 에 나타난 것처럼, 제 1 게이트 전극 (13) 의 양측상에 측벽 형상으로 나타난다.[3] Thereafter, the same material as that of the first gate electrode 13 is deposited over the entire surface and then etched, whereby a second gate electrode 16 composed of the same material is shown in Fig. 11 (c). As shown, they appear in sidewall shapes on both sides of the first gate electrode 13.

[4] 이때, 일반적인 MOSFET 제조 방법과 같은 방식으로, n 형 저농도 불순물층 (4), 측벽 (8) 및, n 형 고농도 불순물층들 (2, 3) 이 상기 게이트 전극들 (13, 16) 의 사용에 의해 형성되어지고, 매입 채널 MOSFET 이 이에 의해 드레인 영역 근처에 구성되어, 결과적으로 역치 전압이 채널 영역에서보다 더 낮게 되는 상태를 초래한다. 이것은 도 11(d) 에 나타난 제 8 실시예의 구조를 갖는 MOSFET 을 구성하는 것이 가능하게 한다.In this case, the n-type low concentration impurity layer 4, the sidewall 8, and the n-type high concentration impurity layers 2 and 3 are formed in the same manner as the general MOSFET fabrication method. And a buried channel MOSFET are thereby configured near the drain region, resulting in a state where the threshold voltage is lower than in the channel region. This makes it possible to construct a MOSFET having the structure of the eighth embodiment shown in Fig. 11D.

따라서, 제 8 실시예에 의하면, MOSFET 이 종래 기술 MOSFET 제조 방법과 비교했을 때 마스크수의 증가없이 구성될 수 있다.Therefore, according to the eighth embodiment, the MOSFET can be configured without increasing the number of masks as compared with the prior art MOSFET manufacturing method.

이렇게 형성된 MOSFET 의 구조에 의하면, 드레인 근처에서, 기판 농도들간의 차이에 의해 채널 영역에서보다 더 높은 게이트 전압이 인가되는 상태와 균등한 상황이 있을 것이고, 그리하여 핫 캐리어의 발생 확률은 도 4 의 점선으로 나타난 것처럼 좌측으로 시프트한다. 핫 캐리어의 발생량은 이것을 드레인 전류와 곱함으로써 얻어질 수도 있다. 이런 이유로, 게이트 전압이 기판 농도들간의 차이에 의해 대략 1 V 만큼 더 높다고 가정하면, 핫 캐리어의 발생량은 대략 1/2 로 감소될 수 있고 핫 캐리어에 의한 열화도 또한 대략 1/2 로 감소될 수 있다.According to the structure of the MOSFET thus formed, near the drain, there will be a situation that is equal to a state in which a higher gate voltage is applied than in the channel region due to the difference between the substrate concentrations, so that the probability of occurrence of hot carriers is a dotted line in FIG. Shift left as shown. The amount of hot carriers generated may be obtained by multiplying this by the drain current. For this reason, assuming that the gate voltage is higher by approximately 1 V due to the difference between the substrate concentrations, the amount of hot carriers can be reduced by approximately 1/2 and the degradation by the hot carriers can also be reduced by approximately 1/2. Can be.

다음으로, 본 발명의 제 9 실시예가 설명된다.Next, a ninth embodiment of the present invention will be described.

도 12 는 본 발명의 제 9 실시예를 나타내는 MOSFET 구조도이다. 제 1 및 제 6 실시예들의 것들과 같은 성분들이 동일 부호들로 표시되어 있으며, 그의 설명들은 생략된다는 것을 주목하라.Fig. 12 is a MOSFET structure diagram showing the ninth embodiment of the present invention. Note that components such as those of the first and sixth embodiments are denoted by the same symbols, and descriptions thereof are omitted.

도 12 에 나타난 것처럼, 제 9 실시예에서, 드레인 근처의 산화막 (5) 의 막두께 (TD) 는 채널 영역의 막두께 (Tch) 보다 더 얇다.As shown in Fig. 12, in the ninth embodiment, the film thickness T D of the oxide film 5 near the drain is thinner than the film thickness T ch of the channel region.

이때, 게이트 산화막 (5) 이 얇게 되어 있는 영역은 드레인 접합부 (2A) 가 제 1 게이트 전극 (13) 과 겹쳐져 있는 영역보다 더 넓게 형성될 수도 있다. 드레인 근처에서의 게이트 산화막 (5) 의 막두께는, 비록 그것이 채널 영역보다 더 얇은 조건으로 특별히 한정되어 있지는 않을지라도, 효과를 크게 한다는 차원에서 대략 1/2 로 설정되는 것이 바람직하다.At this time, the region where the gate oxide film 5 is thin may be formed wider than the region where the drain junction 2A overlaps the first gate electrode 13. The film thickness of the gate oxide film 5 near the drain is preferably set to about 1/2 in view of increasing the effect, although it is not particularly limited to the condition thinner than the channel region.

상기 배치에 의하여, 게이트 산화막 (5) 의 증가된 용량 때문에 채널 영역에서보다 더 마이너스 방향으로 드레인 근처의 역치 전압이 시프트하도록 MOSFET 은 구성되어 있다.By this arrangement, the MOSFET is configured so that the threshold voltage near the drain shifts in a more negative direction than in the channel region because of the increased capacitance of the gate oxide film 5.

다음으로, 제 9 실시예의 n 채널 MOSFET 의 동작이 설명된다.Next, the operation of the n-channel MOSFET of the ninth embodiment is described.

게이트 산화막 (5) 의 두께가 드레인 근처에서 얇으므로, 게이트 산화막 (5) 의 용량은 그에 반비례하여 증가한다. 게이트 산화막 (5) 의 용량 (CO) 은, 주어진 상기 식 (2) 으로부터 명백하듯이, 반전 역치 전압들중 하나이고, 따라서 반전 역치 전압은 이 용량 (CO) 을 변경함으로써 시프트될 수 있다. 여기에, 드레인 근처에서의 게이트 산화막 (5) 의 두께가 채널 영역의 것의 1/2 정도라고 가정하면, 드레인 근처에서의 게이트 산화막 (5) 의 용량은 채널 영역의 것의 두배가 된다.Since the thickness of the gate oxide film 5 is thin near the drain, the capacity of the gate oxide film 5 increases in inverse proportion thereto. The capacity of the gate oxide film (5) (C O) is, as is apparent from the given equation (2), wherein: one of inversion threshold voltage, thus reverse threshold voltage can be shifted by changing the capacitance (C O) . Here, assuming that the thickness of the gate oxide film 5 near the drain is about 1/2 of that of the channel region, the capacity of the gate oxide film 5 near the drain is twice that of the channel region.

통상의 MOSFET에서, 식 (2) 의 제 3 항은 1 V 정도이며, 드레인 근처에서는 0.5 V 정도 되어, 반전 역치 값은 그에 대응하여 마이너스 방향으로 시프트하게 된다. 즉, 달리 말하면, 게이트 산화막 (5) 의 두께가 드레인 근처의 채널 영역보다 더 두꺼워서, 높은 게이트 전압이 인가되는 상태와 균등한 상황이 있을 것이다.In a typical MOSFET, the third term of formula (2) is about 1 V, and about 0.5 V near the drain, so that the inversion threshold value shifts in the negative direction correspondingly. That is to say, in other words, the thickness of the gate oxide film 5 is thicker than the channel region near the drain, so that there will be a situation equivalent to a state in which a high gate voltage is applied.

따라서, 드레인 근처에서의 MOSFET 구조에 의하면, 게이트 산화막 (5) 의 두께가 채널 영역보다 더 얇으므로, 높은 게이트 전압이 인가되는 상태와 균등한 상황이 있을 것이다. 그리하여, 핫 캐리어의 발생 확률은 도 4 의 점선에 의해 나타난 것처럼 좌측으로 시프트한다. 핫 캐리어의 발생량은 이것을 드레인 전류와 곱함으로써 얻어질 수도 있다.Therefore, according to the MOSFET structure near the drain, since the thickness of the gate oxide film 5 is thinner than the channel region, there will be a situation equivalent to a state in which a high gate voltage is applied. Thus, the probability of occurrence of hot carrier shifts to the left as indicated by the dashed line in FIG. The amount of hot carriers generated may be obtained by multiplying this by the drain current.

이런 이유로, 더 얇은 게이트 산화막 (5) 의 두께 때문에 게이트 전압이 대략 0.5 V 정도 더 높은 상황이 있고, 이 경우에 핫 캐리어의 발생량은 대략 2/3 정도로 감소될 수도 있다. 동시에, 게이트 산화막 (5) 의 용량은 드레인 근처에서의 막두께에 반비례하여 증가하고, 따라서 핫 캐리어의 기여가 감소될 수 있다. 만약 막두께가 1/2 이면, 핫 캐리어의 기여는 1/2 로 감소될 수 있다. 만약 상기 두 효과들이 병합되면, 핫 캐리어에 의한 열화는 대략 1/3 정도로 감소될 수 있다.For this reason, there is a situation where the gate voltage is about 0.5 V higher because of the thickness of the thinner gate oxide film 5, in which case the amount of hot carriers may be reduced by about 2/3. At the same time, the capacity of the gate oxide film 5 increases in inverse proportion to the film thickness near the drain, so that the contribution of the hot carrier can be reduced. If the film thickness is 1/2, the contribution of the hot carrier can be reduced to 1/2. If the two effects are merged, the deterioration by the hot carrier can be reduced to about one third.

다음으로, 본 발명의 제 10 실시예가 설명된다.Next, a tenth embodiment of the present invention will be described.

도 13 은 본 발명의 제 10 실시예를 나타내는 MOSFET 제조 공정의 단면도이다.Fig. 13 is a sectional view of a MOSFET manufacturing process showing the tenth embodiment of the present invention.

[1] 우선, 도 13(a) 에 나타난 것처럼, 게이트 산화막 (5) 이 열적 산화 등과 같은 공정에 의해 p 형 실리콘 기판 (1) 의 표면상에 형성된 후에, 제 1 게이트 전극 (13) 이 스퍼터링 같은 기술에 의해 증착되고, 패터닝 공정이 기지의 포토리소그래피 에칭 기술에 의해 수행되어 진다. 이때, 게이트 산화막 (5) 은 제 1 게이트 전극 (13) 이 게이트 산화막 (5) 에 대한 높은 선택비를 나타내는 에칭 방법을 사용함에 의해 에칭되지 않는다.[1] First, as shown in Fig. 13A, after the gate oxide film 5 is formed on the surface of the p-type silicon substrate 1 by a process such as thermal oxidation, the first gate electrode 13 is sputtered. Deposited by the same technique, the patterning process is performed by known photolithography etching techniques. At this time, the gate oxide film 5 is not etched by using the etching method in which the first gate electrode 13 exhibits a high selectivity with respect to the gate oxide film 5.

[2] 그후로, 제 1 게이트 전극 (13) 으로 덮여 있지 않은 영역의 게이트 산화막 (5) 의 두께는 도 13(b) 에 나타난 것처럼 불화 수소산의 에천트를 실리콘 산화막에 적용함으로써 감소된다.[2] Thereafter, the thickness of the gate oxide film 5 in the region not covered with the first gate electrode 13 is reduced by applying an etchant of hydrofluoric acid to the silicon oxide film as shown in Fig. 13B.

[3] 그후에는, 제 1 게이트 전극 (13) 의 것과 같은 물질이 전체 표면에 걸쳐 증착된 후 에칭되어, 이에 의해 같은 물질로 구성된 제 2 게이트 전극 (16) 이, 도 13(c) 에 나타난 것처럼, 제 1 게이트 전극 (13) 의 양측상에 측벽 형상으로 나타난다.[3] Thereafter, a material such as that of the first gate electrode 13 is deposited over the entire surface and then etched, whereby a second gate electrode 16 composed of the same material is shown in Fig. 13 (c). As shown, they appear in sidewall shapes on both sides of the first gate electrode 13.

[4] 상기 공정뒤에는, 도 13(d) 에 나타난 것처럼, 일반적인 MOSFET 제조 방법과 같은 방식으로, n 형 저농도 불순물층 (4), 측벽 (8) 및, n 형 고농도 불순물층들 (2, 3) 이 상기 게이트 전극들 (13, 16) 의 사용에 의해 형성되어지고, 결과적으로 드레인 근처에서의 게이트 산화막 (5) 의 용량이 증가한다.[4] After the above process, as shown in Fig. 13 (d), the n-type low concentration impurity layer 4, the sidewall 8, and the n-type high concentration impurity layers 2, 3 in the same manner as in the general MOSFET manufacturing method. ) Is formed by the use of the gate electrodes 13, 16, and as a result, the capacity of the gate oxide film 5 near the drain increases.

상기 배치에 의하여, 역치 전압은 채널 영역에서보다 더 낮아지고, 제 10 실시예의 구조를 갖는 MOSFET 이 형성될 수 있다.By this arrangement, the threshold voltage is lower than in the channel region, and a MOSFET having the structure of the tenth embodiment can be formed.

상기 설명된 것처럼, 제 10 실시예에 의하여, MOSFET 은 종래 기술 MOSFET 제조 방법과 비교하여 마스크수의 증가없이 형성가능하다.As described above, according to the tenth embodiment, the MOSFET can be formed without increasing the number of masks as compared with the prior art MOSFET manufacturing method.

이렇게 형성된 MOSFET 의 구조에 의하면, 드레인 근처에서, 게이트 산화막 (5) 이 채널 영역보다 더 얇은 두께를 갖기 때문에 높은 게이트 전압이 인가되는 상태와 균등한 상황이 있을 것이고, 그리하여 핫 캐리어의 발생 확률은 도 4 의 점선에 의해 나타난 것처럼 좌측으로 시프트한다. 핫 캐리어의 발생량은 이것을 드레인 전류와 곱함으로써 얻어질 수도 있다.According to the structure of the MOSFET thus formed, near the drain, since the gate oxide film 5 has a thickness thinner than that of the channel region, there will be a situation equivalent to that in which a high gate voltage is applied, so that the probability of occurrence of hot carrier is Shift left as indicated by the dashed line of 4. The amount of hot carriers generated may be obtained by multiplying this by the drain current.

이런 이유로, 더 얇은 게이트 산화막 (5) 의 두께에 의해 게이트 전압이 대략 0.5 V 정도라고 가정하면, 핫 캐리어의 발생량은 대략 2/3 정도로 감소될 수 있다.For this reason, assuming that the gate voltage is about 0.5 V by the thickness of the thinner gate oxide film 5, the amount of hot carriers can be reduced by about 2/3.

동시에, 게이트 산화막 (5) 의 용량이 막두께에 반비례하여 증가할 때, 핫 캐리어의 기여는 감소될 수 있다. 만약 막두께가 1/2 이면, 핫 캐리어의 기여는 1/2 로 감소될 수 있다. 상기 두 효과들이 병합되면, 핫 캐리어에 의한 열화는 대략 1/3 정도로 감소될 수 있다.At the same time, when the capacity of the gate oxide film 5 increases in inverse proportion to the film thickness, the contribution of the hot carrier can be reduced. If the film thickness is 1/2, the contribution of the hot carrier can be reduced to 1/2. If the two effects are combined, the deterioration due to the hot carrier can be reduced to about one third.

상기 설명된 실시예들은 p 형으로 분류된 실리콘 기판의 nMOS 구조들에 관한 것이지만, 본 발명은 당연하게 n 형으로 분류된 실리콘 기판의 pMOS 구조들에 적용가능하다. 상기 경우에서, 도전율은 nMOS 구조의 경우와 반대이다. 그리고 나서, 제 1 및 제 2 게이트 전극들이 P 채널 영역에서뿐만 아니라 드레인 근처에서 상이한 일함수를 갖는 두 물질들을 연결시킴으로써 형성되고, 저농도 확산 드레인층의 선단이 제 2 게이트 전극의 일부분내에 위치하게 된다. 상기 배치에 의하여, 드레인 근처에서의 반전 역치 전압은 채널 영역에서의 역치 전압보다 일함수 차이만큼 플러스 방향으로 더 시프트한다. 그런데, 상기 양자는 구조에서 차이가 없다.Although the embodiments described above relate to nMOS structures of a silicon substrate classified as p-type, the present invention is naturally applicable to pMOS structures of a silicon substrate classified to n-type. In this case, the conductivity is opposite to that of the nMOS structure. Then, the first and second gate electrodes are formed by connecting two materials having different work functions near the drain as well as in the P channel region, and the tip of the low concentration diffusion drain layer is located in a portion of the second gate electrode. By this arrangement, the inversion threshold voltage near the drain is further shifted in the positive direction by a work function difference than the threshold voltage in the channel region. However, the two have no difference in structure.

또한, 본 발명은 상기 설명된 실시예들에 한정되지는 않지만, 본 발명의 요지에 기재하여 많은 형태로 변형될 수도 있고, 그런 변형들은 본 발명의 범위를 벗어나지 않는다.In addition, the present invention is not limited to the above-described embodiments, but may be modified in many forms as described in the gist of the present invention, and such modifications do not depart from the scope of the present invention.

앞에서 자세하게 설명된 것처럼, 본 발명은 다음 효과들을 나타낸다.As described in detail above, the present invention exhibits the following effects.

[A] 드레인 근처에서, 채널 영역에서보다 일함수 차이만큼 더 높은 게이트 전압이 인가되는 상태와 균등한 상황이 있을 것이고, 핫 캐리어의 발생 확률은 도 4 의 점선에 의해 나타난 것처럼 좌측으로 시프트한다. 핫 캐리어의 발생량은 이것을 드레인 전류와 곱함으로써 얻어질 수도 있다. 이런 이유로, 일함수 차이가 대략 1 V 라고 가정하면, 핫 캐리어의 발생량은 대략 1/2 정도로 감소될 수 있다. 동시에, 핫 캐리어에 의한 열화도 또한 대략 1/2 정도로 감소될 수 있다.Near the drain [A], there will be a situation equivalent to the state where the gate voltage is applied higher by the work function difference than in the channel region, and the occurrence probability of the hot carrier shifts to the left as indicated by the dotted line in FIG. The amount of hot carriers generated may be obtained by multiplying this by the drain current. For this reason, assuming that the work function difference is approximately 1 V, the generation amount of hot carriers can be reduced to approximately 1/2. At the same time, degradation by hot carriers can also be reduced by approximately one half.

[B] 드레인 근처에서, 기판 농도들간의 차이에 의해 채널 영역에서보다 더 높은 게이트 전압이 인가되어 있는 상태와 균등한 상황이 있을 것이며, 핫 캐리어의 발생 확률은 도 4 의 점선에 나타난 것처럼 좌측으로 시프트하게 된다. 핫 캐리어의 발생량은 이것을 드레인 전류와 곱함으로써 얻어질 수도 있다. 이런 이유로, 기판 농도들간의 차이에 의해 게이트 전압이 1 V 만큼 더 높게 되는 상황이 있다고 가정하면, 핫 캐리어의 발생량은 대략 1/2 정도로 감소될 수 있고, 핫 캐리어에 의한 열화도 또한 대략 1/2 정도로 감소될 수 있다.[B] Near the drain, there will be an equal situation with the higher gate voltage applied in the channel region due to the difference between substrate concentrations, and the probability of occurrence of hot carrier is left to the left as shown by the dotted line in FIG. Will shift. The amount of hot carriers generated may be obtained by multiplying this by the drain current. For this reason, assuming that there is a situation where the gate voltage becomes higher by 1 V due to the difference between the substrate concentrations, the amount of hot carriers can be reduced by about 1/2, and the degradation by the hot carriers is also about 1 /. Can be reduced to two.

[C] 드레인 근처에서, 채널 영역보다 더 얇은 두께의 게이트 산화막 때문에 높은 게이트 전압이 인가되는 상태와 균등한 상황이 있을 것이고, 따라서 핫 캐리어의 발생 확률은 도 4 의 점선에 의해 나타난 것처럼 좌측으로 시프트한다. 핫 캐리어의 발생량은 이것을 드레인 전류와 곱함으로써 얻어질 수도 있다. 그리하여, 게이트 산화막의 더 얇은 두께 때문에 게이트 전압이 대략 0.5 V 만큼 더 높은 상황이 있다고 가정하면, 핫 캐리어의 발생량은 대략 2/3 정도로 감소될 수 있다.Near the [C] drain, there will be an equivalent situation with a high gate voltage applied due to a gate oxide thinner than the channel region, so that the probability of occurrence of hot carrier shifts to the left as indicated by the dashed line in FIG. do. The amount of hot carriers generated may be obtained by multiplying this by the drain current. Thus, assuming that there is a situation where the gate voltage is higher by about 0.5 V because of the thinner thickness of the gate oxide film, the amount of hot carriers can be reduced by about 2/3.

동시에, 게이트 산화막의 용량은 드레인 근처에서 막두께에 반비례하여 증가하고, 따라서 핫 캐리어의 기여가 감소될 수 있다. 만약 막두께가 1/2 정도이면, 핫 캐리어의 기여는 1/2 정도로 감소될 수 있다. 만약 상기 두 효과들이 병합되면, 핫 캐리어에 의한 열화는 대략 1/3 정도로 감소될 수 있다.At the same time, the capacity of the gate oxide film increases in inverse proportion to the film thickness near the drain, so that the contribution of the hot carrier can be reduced. If the film thickness is about 1/2, the contribution of the hot carrier can be reduced to about 1/2. If the two effects are merged, the deterioration by the hot carrier can be reduced to about one third.

덧붙여서, 본 발명에서는, 게이트 전압에 대한 드레인 전류 특성과 같은 MOSFET 특성들이 채널 영역 특성에 의해 결정되고, 따라서, 어떤 뚜렷한 변동도 MOSFET 특성들에 주어지지 않는다.In addition, in the present invention, MOSFET characteristics such as the drain current characteristic with respect to the gate voltage are determined by the channel region characteristic, and therefore, no distinct variation is given to the MOSFET characteristics.

Claims (10)

N 채널 영역 또는 P 채널 영역과 드레인 근처에서 상이한 일함수들을 갖는 두 물질들을 연결시켜 형성되는 제 1 및 제 2 게이트 전극들과,First and second gate electrodes formed by connecting two materials having different work functions near the N-channel region or the P-channel region and the drain, 상기 제 2 게이트 전극의 일부분에 위치된 선단부를 갖는 저농도 확산 드레인층을 포함하며,A low concentration diffusion drain layer having a tip portion positioned at a portion of the second gate electrode, 상기 드레인 근처에서의 반전 역치 전압이 상기 채널 영역의 역치 전압보다 일함수들 차이만큼 플러스 방향과 마이너스 방향중 어느 한 방향으로 더 시프트하는 것을 특징으로 하는 MOSFET.And the inversion threshold voltage near the drain is further shifted in either the positive direction or the negative direction by a difference in work functions from the threshold voltage of the channel region. 실리콘 기판 표면상에 게이트 산화막을 형성하고 제 1 게이트 전극의 물질을 증착하는 단계와,Forming a gate oxide film on the silicon substrate surface and depositing a material of the first gate electrode; 상기 게이트 산화막을 에칭함이 없이 상기 제 1 게이트 전극의 물질이 상기 게이트 산화막에 대해 높은 선택비를 나타내는 에칭 방법을 사용하여 상기 제 1 게이트 전극을 패터닝하는 단계와,Patterning the first gate electrode using an etching method in which a material of the first gate electrode exhibits a high selectivity with respect to the gate oxide film without etching the gate oxide film; 배선 물질을 증착한 후에, 상기 배선 물질을 에칭하고, 상기 제 1 게이트 전극의 최소한 드레인 측상에 상이한 일함수를 갖는 제 2 게이트 전극을 형성하는 단계 및,After depositing wiring material, etching the wiring material and forming a second gate electrode having a different work function on at least the drain side of the first gate electrode; 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 사용하여, 저농도 불순물층, 측벽 및, 고농도 불순물층으로 구성된 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET 제조 방법.Forming a source / drain comprising a low concentration impurity layer, a sidewall, and a high concentration impurity layer using the first gate electrode and the second gate electrode. 실리콘 기판상에 게이트 산화막을 형성하고, 상기 게이트 산화막에 대해 높은 선택비를 나타내는 물질로 희생막을 증착한 후, 상기 희생막내에 그루브를 형성하고, CVD 기술을 사용하여 상기 실리콘 기판의 전체 표면에 배선 물질을 증착하는 단계와,Forming a gate oxide film on the silicon substrate, depositing a sacrificial film with a material having a high selectivity to the gate oxide film, forming a groove in the sacrificial film, and wiring the entire surface of the silicon substrate using CVD techniques Depositing the material, 상기 배선 물질이 상기 그루브내부에 남아있게 하고, 그후에 상기 희생막을 에칭하여 제거하고, 제 1 게이트 전극을 형성하는 단계와,Leaving the wiring material inside the groove, and then etching and removing the sacrificial film to form a first gate electrode; 상기 실리콘 기판의 전체 표면상에 상기 배선 물질과 상이한 배선 물질을 증착한 후, 상기 배선 물질을 에칭하여, 상기 제 1 게이트 전극의 최소한 드레인 측상에 상이한 일함수를 갖는 제 2 게이트 전극을 형성하는 단계 및,Depositing a wiring material different from the wiring material on the entire surface of the silicon substrate, and then etching the wiring material to form a second gate electrode having a different work function on at least the drain side of the first gate electrode And, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 사용하여, 저농도 불순물층, 측벽 및, 고농도 불순물층으로 구성된 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET 제조 방법.Forming a source / drain comprising a low concentration impurity layer, a sidewall, and a high concentration impurity layer using the first gate electrode and the second gate electrode. 실리콘 기판의 표면상에 게이트 산화막을 형성한 후, 제 1 게이트 전극의 물질을 증착하고, 상기 게이트 산화막을 에칭함이 없이 상기 제 1 게이트 전극의 물질이 상기 게이트 산화막에 대해 높은 선택비를 나타내는 에칭 방법을 사용하여 상기 제 1 게이트 전극을 패터닝하는 단계와,After the gate oxide film is formed on the surface of the silicon substrate, the material of the first gate electrode is deposited and the material of the first gate electrode exhibits a high selectivity with respect to the gate oxide film without etching the gate oxide film. Patterning the first gate electrode using a method; 상기 제 2 게이트 전극의 물질을 선택적 CVD 로 상기 제 1 게이트 전극의 외주상에 증착하여, 상기 제 1 게이트 전극의 외주상에 상이한 일함수를 갖는 제 2 게이트 전극을 형성하는 단계 및,Depositing a material of the second gate electrode on the outer circumference of the first gate electrode by selective CVD to form a second gate electrode having a different work function on the outer circumference of the first gate electrode; 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 사용하여, 저농도 불순물층, 측벽 및, 고농도 불순물층으로 구성된 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET 제조 방법.Forming a source / drain comprising a low concentration impurity layer, a sidewall, and a high concentration impurity layer using the first gate electrode and the second gate electrode. 실리콘 기판의 표면상에 게이트 산화막을 형성한 후, 제 1 게이트 전극의 물질을 증착하고, 상기 게이트 산화막을 에칭함이 없이 상기 제 1 게이트 전극의 물질이 상기 게이트 산화막에 대해 높은 선택비를 나타내는 에칭 방법을 사용하여 상기 제 1 게이트 전극을 패터닝하는 단계와,After the gate oxide film is formed on the surface of the silicon substrate, the material of the first gate electrode is deposited and the material of the first gate electrode exhibits a high selectivity with respect to the gate oxide film without etching the gate oxide film. Patterning the first gate electrode using a method; 실리콘과 반응하고 고온에서 안정한 실리사이드를 형성하는 것과 같은 배선 물질을 증착한 후, 고온 열처리를 수행함으로써 상기 제 1 게이트 전극의 외주상에 실리사이드층을 형성하고, 상기 미반응 배선 물질을 선택적으로 제거함으로써 상기 제 1 게이트 전극의 외주상에 상이한 일함수를 갖는 제 2 게이트 전극을 형성하는 단계 및,By depositing a wiring material such as reacting with silicon and forming a silicide that is stable at high temperature, and then performing a high temperature heat treatment to form a silicide layer on the outer circumference of the first gate electrode, and selectively removing the unreacted wiring material Forming a second gate electrode having a different work function on an outer circumference of the first gate electrode; 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 사용하여, 저농도 불순물층, 측벽 및, 고농도 불순물층으로 구성된 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET 제조 방법.Forming a source / drain comprising a low concentration impurity layer, a sidewall, and a high concentration impurity layer using the first gate electrode and the second gate electrode. 채널 영역과 드레인을 포함하며,A channel region and a drain, 상기 채널 영역의 기판 농도 (Nch) 가 상기 드레인 근처의 기판 농도 (ND) 와 상이하고, 상기 드레인 근처에서의 반전 역치 전압은 상기 채널 영역의 역치 전압보다 상기 기판 농도들간의 차이에 대응하여 더 마이너스 방향으로 시프트하는 것을 특징으로 하는 MOSFET.The substrate concentration N ch of the channel region is different from the substrate concentration N D near the drain, and the inversion threshold voltage near the drain corresponds to the difference between the substrate concentrations than the threshold voltage of the channel region. MOSFET characterized by shifting in the more negative direction. 제 1 도전형과 제 2 도전형중 어느 하나의 실리콘 기판의 표면상에 게이트 산화막을 형성한 후, 제 1 게이트 전극의 물질을 증착하고, 상기 게이트 산화막을 에칭함이 없이 상기 게이트 전극의 물질이 상기 게이트 산화막에 대해 높은 선택비를 나타내는 에칭 방법을 사용하여 상기 제 1 게이트 전극을 패터닝하는 단계와,After forming a gate oxide film on the surface of the silicon substrate of either the first conductivity type or the second conductivity type, the material of the gate electrode is deposited without depositing the material of the first gate electrode and etching the gate oxide film. Patterning the first gate electrode using an etching method exhibiting a high selectivity to the gate oxide film; 제 1 도전형의 불순물이 상기 제 1 게이트 전극을 통과하여 기판 표면내부로 주입되는 정도의 가속 전압으로 이온들을 주입하는 단계와,Implanting ions at an accelerating voltage such that impurities of a first conductivity type are injected into the substrate surface through the first gate electrode; 물질을 전체 표면상에 증착하고, 상기 물질을 에칭하여, 상기 제 1 게이트 전극의 양측상에 측벽 형상으로 상기 제 1 게이트 전극의 물질과 같은 물질로 이루어진 제 2 게이트 전극을 형성하는 단계 및,Depositing a material over the entire surface and etching the material to form second gate electrodes made of the same material as the material of the first gate electrode in sidewall shapes on both sides of the first gate electrode; 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 사용하여, 저농도 불순물층, 측벽 및, 고농도 불순물층으로 구성된 제 2 도전형 또는 제 1 도전형의 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET 제조 방법.Forming a source / drain of a second conductivity type or a first conductivity type comprising a low concentration impurity layer, a sidewall, and a high concentration impurity layer using the first gate electrode and the second gate electrode. MOSFET manufacturing method. 제 1 도전형과 제 2 도전형중 어느 하나의 실리콘 기판의 표면상에 게이트 산화막을 형성한 후, 제 1 게이트 전극의 물질을 증착하고, 상기 게이트 산화막을 에칭함이 없이 상기 게이트 전극의 물질이 상기 게이트 산화막에 대해 높은 선택비를 나타내는 에칭 방법을 사용하여 상기 제 1 게이트 전극을 패터닝하는 단계와,After forming a gate oxide film on the surface of the silicon substrate of either the first conductivity type or the second conductivity type, the material of the gate electrode is deposited without depositing the material of the first gate electrode and etching the gate oxide film. Patterning the first gate electrode using an etching method exhibiting a high selectivity to the gate oxide film; 제 2 도전형의 불순물이 기판 표면내부로 주입되는 정도의 가속 전압으로 이온들을 주입하는 단계와,Implanting ions at an acceleration voltage such that a second conductivity type impurity is implanted into the substrate surface; 상기 제 1 게이트 전극의 물질과 같은 물질을 전체 표면상에 증착하고, 상기 물질을 에칭하여, 상기 제 1 게이트 전극의 양측상에 측벽 형상으로 제 2 게이트 전극을 형성하는 단계 및,Depositing a material, such as a material of the first gate electrode, on the entire surface and etching the material to form second gate electrodes in sidewall shapes on both sides of the first gate electrode; 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 사용하여, 저농도 불순물층, 측벽 및, 고농도 불순물층으로 구성된 제 2 도전형 또는 제 1 도전형의 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET 제조 방법.Forming a source / drain of a second conductivity type or a first conductivity type comprising a low concentration impurity layer, a sidewall, and a high concentration impurity layer using the first gate electrode and the second gate electrode. MOSFET manufacturing method. 실리콘 기판상에 형성된 소스/드레인 영역과 게이트 전극을 포함하며,A source / drain region and a gate electrode formed on the silicon substrate, 상기 게이트 전극에 대하여 드레인 근처의 게이트 산화막의 두께를 얇게 형성하여, 결과적으로 상기 게이트 산화막의 용량이 더 크게 됨으로써, 상기 드레인 근처에서의 반전 역치 전압이 채널 영역의 역치 전압보다 더 마이너스 방향으로 시프트하는 것을 특징으로 하는 MOSFET.The thickness of the gate oxide film near the drain is made thinner with respect to the gate electrode, and as a result, the capacitance of the gate oxide film becomes larger, whereby the inversion threshold voltage near the drain shifts in a negative direction more than the threshold voltage of the channel region. MOSFET, characterized in that. 실리콘 기판의 표면상에 게이트 산화막을 형성한 후, 제 1 게이트 전극의 물질을 증착하고, 상기 게이트 산화막을 에칭함이 없이 상기 게이트 전극의 물질이 상기 게이트 산화막에 대해 높은 선택비를 나타내는 에칭 방법을 사용하여 상기 제 1 게이트 전극을 패터닝하는 단계와,After the gate oxide film is formed on the surface of the silicon substrate, the material of the first gate electrode is deposited, and the material of the gate electrode shows a high selectivity with respect to the gate oxide film without etching the gate oxide film. Patterning the first gate electrode using the same; 실리콘 산화막에 대하여 에천트를 사용하여, 상기 제 1 게이트 전극으로 덮여있지 않은 영역의 상기 게이트 산화막의 두께를 감소시키는 단계와,Using an etchant for the silicon oxide film to reduce the thickness of the gate oxide film in a region not covered with the first gate electrode, 전체 표면상에 물질을 증착하고, 상기 물질을 에칭하여, 상기 제 1 게이트 전극의 양측면상에 측벽 형상으로 제 2 게이트 전극을 형성하는 단계 및,Depositing a material on the entire surface and etching the material to form a second gate electrode in sidewall shape on both sides of the first gate electrode; 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 사용하여, 저농도 불순물층, 측벽 및, 고농도 불순물층으로 구성된 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET 제조 방법.Forming a source / drain comprising a low concentration impurity layer, a sidewall, and a high concentration impurity layer using the first gate electrode and the second gate electrode.
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