JPH06196643A - Semiconductor device - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体基板上に製造さ
れたＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field E
ffect Transistor) に関するものである。BACKGROUND OF THE INVENTION The present invention relates to a MOSFET (Metal-Oxide-Semiconductor Field E) manufactured on a semiconductor substrate.
ffect Transistor).
【０００２】[0002]
【従来の技術】従来より、同一半導体基板上の複数箇所
に不純物を注入して複数のウエルを作り、それぞれのウ
エルにトランジスタを形成してＬＳＩを製造している。
特に、同一半導体基板上に異なる導電性を持つウエルを
複数設けることにより、ＣＭＯＳやＢｉＣＭＯＳを構成
することができる。2. Description of the Related Art Conventionally, an LSI is manufactured by implanting impurities into a plurality of locations on the same semiconductor substrate to form a plurality of wells and forming a transistor in each well.
Particularly, by providing a plurality of wells having different conductivity on the same semiconductor substrate, CMOS or BiCMOS can be constructed.
【０００３】この様に、半導体基板上に設けられたＭＯ
ＳＦＥＴの例として、ｐ型のＭＯＳＦＥＴとその製造方
法を図３（Ａ）〜（Ｅ）に示す工程図と共に説明する。
まず、同図（Ａ）に示すように、Ｓｉ（シリコン）基板
１上のｐ型ＭＯＳＦＥＴを形成したい部分にＰ+ （リ
ン）をイオン注入して熱処理を行い、ｎ型ウエル２を形
成する。そして、同図（Ｂ）に示すように、このｎ型ウ
エル２にしきい値電圧ＶTH調整用のＢ+ （ボロン）をイ
オン注入して、その表面にｐ- 層３を形成する。Thus, the MO provided on the semiconductor substrate
As an example of the SFET, a p-type MOSFET and its manufacturing method will be described with reference to the process diagrams shown in FIGS.
First, as shown in FIG. 1A, P + (phosphorus) is ion-implanted into a portion of the Si (silicon) substrate 1 where a p-type MOSFET is to be formed, and heat treatment is performed to form an n-type well 2. Then, as shown in FIG. 3B, B + (boron) for adjusting the threshold voltage V TH is ion-implanted into the n-type well 2 to form a p − layer 3 on the surface thereof.
【０００４】さらに、同図（Ｃ）に示すようにこのｐ-
層３上にＳｉＯ2 のゲート酸化膜４とＰ+ （リン）をド
ーブしたポリシリコン５とを成膜する。そして、同図
（Ｄ）に示すようにこのポリシリコン５を図示せぬフォ
トレジストをマスクとしてドライエッチングを行ってゲ
ート電極６を形成する。その後、同図（Ｅ）に示すよう
にこのゲート電極６をマスクとしてＢＦ2 + （フッ化ボ
ロン）をイオン注入して熱処理を行うことにより、ゲー
ト電極６の両側のｎ型ウエル２内にｐ型ソース領域７及
びｐ型ドレイン領域８を形成する。このとき、ゲート電
極６下のｐ型ソース領域７とｐ型ドレイン領域８との間
の部分がゲート領域（チャネル領域）となる。[0004] Furthermore, this as shown in FIG. (C) p -
A SiO 2 gate oxide film 4 and a P + (phosphorus) doped polysilicon 5 are formed on the layer 3. Then, as shown in FIG. 3D, the polysilicon 5 is dry-etched using a photoresist (not shown) as a mask to form a gate electrode 6. Thereafter, as shown in FIG. 6E, BF 2 + (boron fluoride) is ion-implanted using this gate electrode 6 as a mask and heat treatment is performed, so that the p-type well 2 on both sides of the gate electrode 6 is doped with p. A type source region 7 and a p-type drain region 8 are formed. At this time, the portion between the p-type source region 7 and the p-type drain region 8 below the gate electrode 6 becomes the gate region (channel region).
【０００５】そして、最後に、ｐ型ソース領域７とｐ型
ドレイン領域８上に、それぞれ図示せぬソース電極、ド
レイン電極を設けることにより、このｎ型ウエル２を形
成した部分がｐ型ＭＯＳＦＥＴとなる。Finally, by providing a source electrode and a drain electrode (not shown) on the p-type source region 7 and the p-type drain region 8, respectively, the portion where the n-type well 2 is formed becomes a p-type MOSFET. Become.
【０００６】[0006]
【発明が解決しようとする課題】通常、ＭＯＳＦＥＴの
ゲート電極は、リンを多量に添加したｎ型の多結晶シリ
コンや従来例で使用したようなｎ型のポリシリコンなど
が使用されている。そして、これらのｎ型ゲート電極が
ｎ型ＭＯＳＦＥＴに使用されているときは、ｐ型基板
（ウエル）とｎ型ゲート電極との間の仕事関数差が大き
いために、理論値よりもしきい値電圧ＶTHが低くなる。
また、従来例で説明したようなｐ型ＭＯＳＦＥＴでは、
ｎ型基板（ウエル）とｎ型ゲート電極との間の仕事関数
差が小さくなるため、しきい値電圧ＶTHは負の方向に大
きくなる。Normally, for the gate electrode of MOSFET, n-type polycrystalline silicon doped with a large amount of phosphorus or n-type polysilicon as used in the conventional example is used. When these n-type gate electrodes are used in an n-type MOSFET, the work function difference between the p-type substrate (well) and the n-type gate electrode is large, so that the threshold voltage is higher than the theoretical value. V TH becomes low.
Further, in the p-type MOSFET described in the conventional example,
Since the work function difference between the n-type substrate (well) and the n-type gate electrode decreases, the threshold voltage V TH increases in the negative direction.
【０００７】そして、同一基板上にｎ型ＭＯＳＦＥＴと
ｐ型ＭＯＳＦＥＴとを製造してＣＭＯＳＦＥＴなどとし
て使用する場合には、これらのしきい値電圧の絶対値｜
ＶTH｜をほぼ同じ値にする必要がある。そこで、ｎ型Ｍ
ＯＳＦＥＴのチャネル領域に基板（ウエル）と同じ導電
型（ｐ型）の不純物を導入して、しきい値電圧ＶTHを高
くすると共に、ｐ型ＭＯＳＦＥＴのチャネル領域に基板
（ウエル）と逆の導電型（ｐ型）の不純物を導入して、
しきい値電圧の絶対値｜ＶTH｜を小さくすることによ
り、これらのしきい値電圧の絶対値｜ＶTH｜をほぼ同じ
値にしていた。（上記実施例では、図３（Ｂ）の工程に
おいて、Ｂ+ を注入してしきい値電圧ＶTH調整用のｐ-
層３を形成することにより、しきい値電圧の絶対値｜Ｖ
TH｜を小さくしている。）When an n-type MOSFET and a p-type MOSFET are manufactured on the same substrate and used as a CMOSFET or the like, the absolute values of their threshold voltages |
It is necessary to make V TH | approximately the same value. Therefore, n-type M
An impurity of the same conductivity type (p-type) as that of the substrate (well) is introduced into the channel region of the OSFET to increase the threshold voltage V TH , and the channel region of the p-type MOSFET has conductivity opposite to that of the substrate (well). Type (p-type) impurities are introduced,
By reducing the absolute value of the threshold voltage | | V TH | absolute value of the threshold voltage V TH | a was approximately the same value. (In the above embodiment, in the step of FIG. 3B, B + is injected to p − for adjusting the threshold voltage V TH.
By forming the layer 3, the absolute value of the threshold voltage | V
TH | has been reduced. )
【０００８】ところで、近年、ＬＳＩの微細化、高速化
や低消費電力にすることが望まれており、ＭＯＳＦＥＴ
の駆動電圧も低電圧にすることが好ましい。そして、低
電圧駆動するためには、しきい値電圧の絶対値｜ＶTH｜
を小さくすることが望ましい。ところが、従来例のよう
にｐ型ＭＯＳＦＥＴのチャネル領域にｐ型の不純物を導
入して、しきい値電圧の絶対値｜ＶTH｜を小さくしよう
すると、チャネル領域の表面に形成されるｐ- 層３とｎ
型ウエル２との間にｐ−ｎ接合が形成されるのでポテン
シャルが最少となる位置がｐ−ｎ接合面よりも下のｎ型
ウエル２内部に生じて、埋込みチャネル型のデバイスと
なる。これは、チャネル領域の表面近くでポテンシャル
が最少となる表面チャネル型のデバイスのｎ型ＭＯＳＦ
ＥＴに比べて、ゲート電圧の影響が小さくなると共に、
ドレイン電圧の影響が大きくなるので、短チャネル効果
が生じてくる。そして、この短チャネル効果に伴って、
しきい値電圧の絶対値｜ＶTH｜は小さくなるが、サブス
レッショルド特性の劣化、パンチスルー耐圧の低下など
が問題となっていた。そこで本発明は、サブスレッショ
ルド特性の劣化を防止した上で、ｐ型ＭＯＳＦＥＴのし
きい値電圧の絶対値｜ＶTH｜を小さくすることを目的と
する。By the way, in recent years, miniaturization, high speed operation and low power consumption of LSI have been demanded, and MOSFETs have been demanded.
It is also preferable that the driving voltage of the above is low. Then, in order to drive at a low voltage, the absolute value of the threshold voltage | V TH |
Is desirable to be small. However, when p-type impurities are introduced into the channel region of the p-type MOSFET to reduce the absolute value | V TH | of the threshold voltage as in the conventional example, the p − layer formed on the surface of the channel region is reduced. 3 and n
Since a pn junction is formed between the pn junction and the well 2, a position where the potential is minimized is generated inside the n-well 2 below the pn junction surface to form a buried channel type device. This is an n-type MOSF of a surface channel type device in which the potential is minimized near the surface of the channel region.
Compared to ET, the influence of the gate voltage becomes smaller and
Since the influence of the drain voltage becomes large, a short channel effect occurs. And with this short channel effect,
Although the absolute value | V TH | of the threshold voltage becomes small, there have been problems such as deterioration of subthreshold characteristics and reduction of punch-through breakdown voltage. Therefore, it is an object of the present invention to reduce the absolute value | V TH | of the threshold voltage of the p-type MOSFET while preventing the deterioration of the subthreshold characteristics.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するため
の手段として、半導体基板に不純物を注入して形成され
たｎ型ウエル内にソース領域及びドレイン領域を形成し
てなるｐ型ＭＯＳＦＥＴを有する半導体装置において、
このｐ型ＭＯＳＦＥＴの前記ソース領域側に形成される
ゲート酸化膜の厚さが薄いサブのＭＯＳＦＥＴとして働
作する部分と、主として動作するメインのＭＯＳＦＥＴ
部分とが直列に接続されていることを特徴とする半導体
装置を提供しようとするものである。As means for achieving the above object, a p-type MOSFET having a source region and a drain region formed in an n-type well formed by implanting impurities into a semiconductor substrate is provided. In semiconductor devices,
This p-type MOSFET has a gate oxide film formed on the side of the source region that acts as a sub MOSFET having a small thickness, and a main MOSFET that mainly operates.
An object of the present invention is to provide a semiconductor device characterized in that parts are connected in series.
【００１０】[0010]
【実施例】本発明の半導体装置の一実施例を図面と共に
説明する。図１（Ａ）は本発明の半導体装置の一実施例
であるｐ型ＭＯＳＦＥＴを示す構成図であり、Ｓｉ（シ
リコン）基板１１上にｎ型ウエル１２が形成されてお
り、その上にゲート酸化膜１４とゲート電極１６とが形
成されている。また、ｎ型ウエル１２内には、ｐ型ソー
ス領域１７、ｐ--層２０、ｐ- 層１３及びｐ型ドレイン
領域１８が形成されている。そして、ゲート電極１６下
以外のゲート酸化膜１４の厚さは、通常よりも薄くなっ
ている。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the semiconductor device of the present invention will be described with reference to the drawings. FIG. 1A is a configuration diagram showing a p-type MOSFET which is one embodiment of the semiconductor device of the present invention, in which an n-type well 12 is formed on a Si (silicon) substrate 11, and a gate oxide is formed thereon. The film 14 and the gate electrode 16 are formed. Further, in the n-type well 12, a p-type source region 17, a p − layer 20, a p − layer 13 and a p-type drain region 18 are formed. The thickness of the gate oxide film 14 except under the gate electrode 16 is thinner than usual.
【００１１】このような構造のｐ型ＭＯＳＦＥＴは、ｐ
- 層１３の下の部分をチャネル領域とするメインのｐ型
ＭＯＳＦＥＴと、ｐ--層２０下の部分をチャネル領域と
するサブのＭＯＳＦＥＴとが直列接続された構造であ
り、図１（Ｂ）に示す回路で表される。同図において、
左側はサブのＭＯＳＦＥＴ、右側はメインのＭＯＳＦＥ
Ｔを示しており、サブのＭＯＳＦＥＴのドレイン端子
は、メインのＭＯＳＦＥＴのソース端子と接続されてお
り、さらに、ゲート端子同志が接続されて共通のゲート
電圧が供給される構成となっている。A p-type MOSFET having such a structure has a p-type
- a main p-type MOSFET to the lower part of the layer 13 and the channel region, p - is a structure in which the sub of the MOSFET are connected in series to the lower part of the layer 20 as a channel region, and FIG. 1 (B) It is represented by the circuit shown in. In the figure,
Sub MOSFET on the left, main MOSFE on the right
The drain terminal of the sub-MOSFET is connected to the source terminal of the main MOSFET, and the gate terminals are connected to each other to supply a common gate voltage.
【００１２】ところで、しきい値電圧ＶTHを設定すると
きに考慮しなければならないものにサブスレッショルド
電流がある。そして、このサブスレッショルド電流特性
を表すものにサブスレッショルド係数Ｓがあり、数１で
表される。By the way, a subthreshold current must be taken into consideration when setting the threshold voltage V TH . The subthreshold current characteristic is represented by the subthreshold coefficient S, which is expressed by the equation 1.
【００１３】[0013]
【数１】 [Equation 1]
【００１４】ゲート酸化膜１４の厚さが薄くなるとゲー
ト酸化膜１４の容量Ｃoxが大きくなるので、数１より、
サブスレッショルド係数Ｓは小さくなる。その結果、サ
ブスレッショルド電流特性を示すゲート電圧ＶG （横
軸：ＶG ）−ドレイン電流ＩD（縦軸：log ＩD ）のグ
ラフの傾きが大きくなるので、サブスレッショルド電流
の流れるゲート電圧ＶG の範囲が少なくなり、しきい値
電圧ＶTHを小さく設定することが可能となる。ところ
が、ＭＯＳＦＥＴのゲート酸化膜の厚さを薄くすると、
ゲート電圧耐圧が悪くなり、基板にリーク電流が流れた
りするので、それらの対策なしにゲート酸化膜を薄くす
ることはできない。As the gate oxide film 14 becomes thinner, the capacitance C ox of the gate oxide film 14 becomes larger.
The subthreshold coefficient S becomes small. As a result, the slope of the graph of the gate voltage V G (horizontal axis: V G ) -drain current ID (vertical axis: log ID ) showing the subthreshold current characteristic becomes large, so that the gate voltage V at which the subthreshold current flows is increased. The range of G is reduced, and the threshold voltage V TH can be set small. However, if the thickness of the gate oxide film of the MOSFET is reduced,
Since the withstand voltage of the gate voltage deteriorates and a leak current flows through the substrate, the gate oxide film cannot be thinned without taking measures against them.
【００１５】そこで、本発明は、サブのＭＯＳＦＥＴと
なる部分のゲート酸化膜１４だけ薄くし、メインのＭＯ
ＳＦＥＴのゲート酸化膜１４の厚さは通常のままとする
ことにより、ゲート電圧耐圧などの悪化を防止してい
る。そして、ゲート酸化膜１４の厚さが薄いサブのＭＯ
ＳＦＥＴとメインのＭＯＳＦＥＴとが直列接続されてい
るので、ゲート電圧の値が、メインのＭＯＳＦＥＴ単独
ではサブスレッショルド電流が多く流れてしまうような
値であっても、サブのＭＯＳＦＥＴにサブスレッショル
ド電流が流れない値であれば、ここで遮断されるので、
メインのｐ型ＭＯＳＦＥＴにもサブスレッショルド電流
が流れないことになる。したがって、ｐ- 層１３に注入
する不純物量を増加させて、しきい値電圧ＶTHの値をこ
の様な従来よりも低い値に設定することができる。Therefore, according to the present invention, only the gate oxide film 14 in the portion which becomes the sub MOSFET is thinned, and the main MO film is formed.
By keeping the thickness of the gate oxide film 14 of the SFET as it is, deterioration of gate voltage withstand voltage and the like is prevented. Then, a sub MO having a thin gate oxide film 14 is formed.
Since the SFET and the main MOSFET are connected in series, even if the value of the gate voltage is such that a large amount of subthreshold current flows in the main MOSFET alone, a subthreshold current flows in the sub MOSFET. If there is no value, it will be blocked here, so
No subthreshold current flows in the main p-type MOSFET. Therefore, the amount of impurities implanted into p − layer 13 can be increased to set the value of threshold voltage V TH at a value lower than the conventional value.
【００１６】次に、上記したｐ型ＭＯＳＦＥＴの製造方
法を図２（Ａ）〜（Ｇ）と共に説明する。まず、同図
（Ａ）に示すようにＳｉ（シリコン）基板１１上のｐ型
ＭＯＳＦＥＴを形成したい部分にＰ+ （リン）をイオン
注入して熱処理を行い、ｎ型ウエル１２を形成する。そ
して、同図（Ｂ）に示すようにこのｎ型ウエル１２にし
きい値電圧ＶTH調整用のＢ+ （ボロン）をイオン注入し
てその表面にｐ- 層１３を形成する。Next, a method for manufacturing the above-mentioned p-type MOSFET will be described with reference to FIGS. First, as shown in FIG. 3A, P + (phosphorus) is ion-implanted into a portion of a Si (silicon) substrate 11 where a p-type MOSFET is to be formed, and heat treatment is performed to form an n-type well 12. Then, as shown in FIG. 7B, B + (boron) for adjusting the threshold voltage V TH is ion-implanted into the n-type well 12 to form a p − layer 13 on the surface thereof.
【００１７】さらに、同図（Ｃ）に示すようにこのｐ-
層１３上にＳｉＯ2 のゲート酸化膜１４とＰ+ （リン）
をドーブしたポリシリコン１５とを成膜する。そして、
同図（Ｄ）に示すようにこのポリシリコン１５を図示せ
ぬフォトレジストをマスクとして（Ｃｌ2 ＋ＣＨＣｌ3
＋Ｎ2 ）混合ガスを用いたドライエッチングを行ってゲ
ート電極１６を形成する。このとき、エッチング時間を
通常よりも長くしてゲート酸化膜１４の表面のエッチン
グも行って、ゲート電極１６の下以外のゲート酸化膜１
４を薄くする。なお、このゲート酸化膜１４の膜厚は、
エッチング時間を制御することにより行うことができ
る。Furthermore, this as shown in FIG. (C) p -
A SiO 2 gate oxide film 14 and P + (phosphorus) are formed on the layer 13.
And polysilicon 15 which has been doped are formed. And
As shown in FIG. 3D, the polysilicon 15 is used as a mask with a photoresist (not shown) as a mask (Cl 2 + CHCl 3).
The gate electrode 16 is formed by performing dry etching using + N 2 ) mixed gas. At this time, the surface of the gate oxide film 14 is also etched by making the etching time longer than usual, and the gate oxide film 1 other than under the gate electrode 16 is etched.
Thin 4 The thickness of the gate oxide film 14 is
It can be performed by controlling the etching time.
【００１８】その後、同図（Ｅ）に示すようにドレイン
領域を形成する部分にレジスト２１を設けてから、Ｐ+
をソース領域となる部分のｐ- 層１３内にイオン注入し
て熱処理を行い、ｐ--層２０を形成する。このｐ--層２
０は、ゲート酸化膜１４を薄くしたために、この部分に
形成するサブのＭＯＳＦＥＴのしきい値電圧の絶対値｜
ＶTH｜がメインのＭＯＳＦＥＴよりも小さくなってしま
うのを防止するために、この部分のしきい値電圧ＶTHを
調整するものである。そして、レジスト２１を除去した
後、リンドープポリシリコンを成膜し、このポリシリコ
ンをＲＩＥ（Reactive Ion Etching）によりエッチング
して、同図（Ｆ）に示すようＵポリシリコンのサイドス
ペーサ２２を形成する。なお、このエッチングは、ゲー
ト酸化膜１４の表面に達した時点で停止させることによ
り、図に示すようなサイドスペーサ２２を形成すること
ができる。After that, as shown in FIG. 3E, a resist 21 is provided on the portion where the drain region is to be formed, and then P +
Are ion-implanted into the p − layer 13 that will be the source region and heat treatment is performed to form a p − layer 20. The p - layer 2
0 is the absolute value of the threshold voltage of the sub MOSFET formed in this portion because the gate oxide film 14 is thin.
In order to prevent V TH | from becoming smaller than that of the main MOSFET, the threshold voltage V TH of this portion is adjusted. Then, after removing the resist 21, phosphorus-doped polysilicon is formed into a film, and this polysilicon is etched by RIE (Reactive Ion Etching) to form a U polysilicon side spacer 22 as shown in FIG. To do. By stopping this etching when the surface of the gate oxide film 14 is reached, the side spacers 22 as shown in the figure can be formed.
【００１９】さらに、ゲート電極１６及びそのサイドス
ペーサ２２をマスクとしてＢＦ2 +（フッ化ボロン）を
イオン注入して熱処理を行うことにより、ゲート電極１
６の両側のｎ型ウエル１２内にｐ型ソース領域１７及び
ｐ型ドレイン領域１８を形成する。このとき、ｐ型ソー
ス領域１７側のサイドスペーサ２２の下の部分は、ｐ--
層２０が残り、さらにその下がサブのＭＯＳＦＥＴのゲ
ート領域（チャネル領域）となる。最後に、ｐ型ソース
領域１７とｐ型ドレイン領域１８上に、それぞれ図示せ
ぬソース電極、ドレイン電極を設けることにより、この
ｎ型ウエル１２を形成した部分にｐ型ＭＯＳＦＥＴを製
造することができる。Further, BF 2 + (boron fluoride) is ion-implanted by using the gate electrode 16 and its side spacers 22 as a mask to perform a heat treatment, whereby the gate electrode 1
A p-type source region 17 and a p-type drain region 18 are formed in the n-type well 12 on both sides of 6. At this time, the lower part of the p-type source region 17 of the side spacers 22, p -
The layer 20 remains, and the layer below it becomes the gate region (channel region) of the sub MOSFET. Finally, by providing a source electrode and a drain electrode (not shown) on the p-type source region 17 and the p-type drain region 18, respectively, a p-type MOSFET can be manufactured in the portion where the n-type well 12 is formed. .
【００２０】[0020]
【発明の効果】本発明の半導体装置は、ソース領域側に
形成されるゲート酸化膜の厚さが薄いサブのＭＯＳＦＥ
Ｔとして働作する部分と、主として動作するメインのＭ
ＯＳＦＥＴ部分とが直列に接続されているｐ型ＭＯＳＦ
ＥＴを有しているので、このｐ型ＭＯＳＦＥＴのサブス
レッショルド電流を小さくしたまましきい値電圧の絶対
値｜ＶTH｜を小さくすることができる。その結果、微細
化して電源電圧を小さくしても、高速動作が可能となる
という効果がある。According to the semiconductor device of the present invention, a sub-MOSFE having a thin gate oxide film formed on the source region side is formed.
The part that works as T and the main M that mainly works
P-type MOSF in which the OSFET part is connected in series
Since it has ET, it is possible to reduce the absolute value | V TH | of the threshold voltage while keeping the subthreshold current of this p-type MOSFET small. As a result, there is an effect that high speed operation is possible even if the power supply voltage is reduced by miniaturization.
【図１】（Ａ）は本発明の半導体装置の一実施例を示す
構成図、（Ｂ）はその回路図である。FIG. 1A is a configuration diagram showing an embodiment of a semiconductor device of the present invention, and FIG. 1B is a circuit diagram thereof.
【図２】（Ａ）〜（Ｇ）は本発明の半導体装置の製造方
法を示す工程図である。2A to 2G are process diagrams showing a method for manufacturing a semiconductor device of the present invention.
【図３】（Ａ）〜（Ｅ）は従来例の製造方法を示す工程
図である。FIG. 3A to FIG. 3E are process diagrams showing a conventional manufacturing method.
１，１１ Ｓｉ（シリコン）基板 ２，１２ ｎ型ウエル ３，１３ ｐ- 層 ４，１４ ゲート酸化膜 ５，１５ ポリシリコン ６，１６ ゲート電極 ７，１７ ｐ型ソース領域 ８，１８ ｐ型ドレイン領域 ２０ ｐ--層 ２１ レジスト ２２ サイドスペーサ1,11 Si (silicon) substrate 2,12 n-type well 3,13 p − layer 4,14 gate oxide film 5,15 polysilicon 6,16 gate electrode 7,17 p-type source region 8,18 p-type drain region 20 p - layer 21 resist 22 side spacer
Claims (1)
ｎ型ウエル内にソース領域及びドレイン領域を形成して
なるｐ型ＭＯＳＦＥＴを有する半導体装置において、 このｐ型ＭＯＳＦＥＴの前記ソース領域側に形成される
ゲート酸化膜の厚さが薄いサブのＭＯＳＦＥＴとして働
作する部分と、主として動作するメインのＭＯＳＦＥＴ
部分とが直列に接続されていることを特徴とする半導体
装置。1. A semiconductor device having a p-type MOSFET in which a source region and a drain region are formed in an n-type well formed by injecting impurities into a semiconductor substrate, wherein the source region side of the p-type MOSFET is provided. A portion of the formed gate oxide film that acts as a sub MOSFET having a small thickness, and a main MOSFET that mainly operates.
A semiconductor device, wherein the part and the part are connected in series.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4357028A JPH06196643A (en) | 1992-12-22 | 1992-12-22 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4357028A JPH06196643A (en) | 1992-12-22 | 1992-12-22 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196643A true JPH06196643A (en) | 1994-07-15 |
Family
ID=18452014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4357028A Pending JPH06196643A (en) | 1992-12-22 | 1992-12-22 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196643A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0856892A2 (en) * | 1997-01-30 | 1998-08-05 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
| JP2012134284A (en) * | 2010-12-21 | 2012-07-12 | Renesas Electronics Corp | Semiconductor device and method of manufacturing the same |
| JP2012169433A (en) * | 2011-02-14 | 2012-09-06 | Toshiba Corp | Semiconductor device |
-
1992
- 1992-12-22 JP JP4357028A patent/JPH06196643A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0856892A2 (en) * | 1997-01-30 | 1998-08-05 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
| EP0856892A3 (en) * | 1997-01-30 | 1999-07-14 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
| JP2012134284A (en) * | 2010-12-21 | 2012-07-12 | Renesas Electronics Corp | Semiconductor device and method of manufacturing the same |
| JP2012169433A (en) * | 2011-02-14 | 2012-09-06 | Toshiba Corp | Semiconductor device |
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