KR19980063439A - 셀프 타이밍 회로의 사이클 시간을 측정하는 회로와, 셀프 타이밍 시스템의 평균 사이클 시간 결정 방법 - Google Patents

Abstract

셀프 타이밍 회로(self-timed circuitry)를 타이밍 조정하는 본 발명의 방법 및 장치는 셀프 타이밍 시스템 또는 회로의 사이클 시간을 측정한다. 입력 패턴 생성기는 셀프 타이밍 시스템 또는 회로에 순차적으로 입력할 다수의 데이타 입력 패턴을 생성한다. 셀프 타이밍 시스템 또는 회로가 각각의 입력 패턴에 응답하여 출력 신호(들)를 생성한 뒤에 생성된 유효 출력 신호는 입력 패턴 생성기에게 제공되어 입력이 다음 데이타 입력 패턴으로 변경되도록 한다. 타이머는 셀프 타이밍 시스템 또는 회로가 각각의 데이타 입력 패턴의 순차적인 입력에 응답하여 출력 신호를 생성하는데 필요한 전체 시간의 크기를 측정한다. 카운터는 각각의 데이타 입력 패턴을 통해 유효 출력 신호가 장치 루프로서 생성된 회수를 카운트한다. 타이머 결과를 카운트 결과로 제산하여 다수의 데이타 입력 패턴에 걸친 셀프 타이밍 시스템 또는 회로의 평균 사이클 시간(시간 지연)을 결정한다.

Description

셀프 타이밍 회로의 사이클 시간을 측정하는 회로와, 셀프 타이밍 시스템의 평균 사이클 시간 결정 방법

본 발명은 셀프 타이밍 회로(self-timed circuitry)를 타이밍 조정하는 장치 및 방법에 관한 것으로, 특히, 셀프 타이밍 회로 또는 시스템의 동작 속도 또는 사이클 시간을 측정하는 장치 및 방법에 관한 것이다.

셀프 타이밍 회로 및 시스템(그리고, 설계 기술)은 VLSI(very large scale integrated) 회로에서 상당히 중요한 주요 구성 요소로서 사용되고 있다. 셀프 타이밍 회로는 클럭 신호에 의존하는 회로보다 훨씬 많은 장점을 제공한다. 예를 들어, 셀프 타이밍 회로는 필요할 때에만 동작하기 때문에 클럭형 회로(clocked circuits)보다 전력 소모가 적다. 셀프 타이밍 회로는 회로에 대해 입력이 인가(asserted)되어 회로가 동작할 때까지 스탠바이 모드(standby mode)로 유지된다. 이와 달리, 클럭형 회로는 클럭 스위칭 및/또는 클럭 신호를 모두 비활성화하는데 사용되는 부가적인 회로의 동작으로 인해 유휴 상태(idle)일 때에도 전력을 소모한다.

그렇지만, 셀프 타이밍 회로도 여러가지 문제점을 가지고 있다. 가장 큰 문제는 실제 클럭 시간 및/또는 동작 속도를 결정하기 위해 셀프 타이밍 회로를 테스트할 때 발생한다. 특히, 전체 시스템내에서 적절한 통합(integration)이 이루어지도록 셀프 타이밍 회로의 사이클 시간이 바람직한 지정 시간내에 있는지를 입증하기 위해 셀프 타이밍 회로 또는 시스템의 예상 사이클 시간을 제조된 회로 또는 시스템의 실제 사이클 시간과 비교하지 않으면 안된다. 관련된 문제로서 다른 하나는 셀프 타이밍 회로를 표준 클럭 시스템 또는 회로와 인터페이스하는 것이다. 인터페이스시에, 통합을 위한 복잡한 회로가 더 필요하게 될 수도 있다.

일반적으로, 셀프 타이밍 회로 및 시스템은 클럭형 테스트 시스템을 사용하여 테스트한다. 따라서, 셀프 타이밍 회로와 클럭형 테스트 시스템 사이에 인터페이스가 필요하게 된다. 전술한 바와 같이, 이러한 인터페이스에는 전형적으로 복잡한 회로가 더 필요하게 되므로 클럭형 테스트 시스템과 관련한 비용이 추가로 증가된다. 통상적으로, 예상 결과를 가지고 셀프 타이밍 회로의 결과를 검증(verify)하기 위해 기능을 결정하거나 혹은 검증하는 테스트는 저속으로 행해진다. 이와 같이 테스트를 저속으로 행하면 셀프 타이밍 시스템은 테스트 동작을 계속 사이클링하여 클럭형 테스트 시스템 인터페이스와 관계없는 결과를 생성할 수 있다.

또한, 셀프 타이밍 시스템이 지정된 속도 파라미터에서 수행되도록 하기 위해서는 동작 속도 또는 사이클 시간이 검증되어야 한다. 이것 때문에 셀프 타이밍 시스템과 클럭형 테스트 시스템을 인터페이스시키는 것이 어렵게 된다. 일반적으로, 셀프 타이밍 시스템은 이 모델에 의해 결정된 비율에다 제조 공정, 모델의 약간의 부정확성 등에 의해 발생하는 공차(tolerances)가 가감된 결과를 생성한다. 입력 데이타로부터 출력 결과를 생성하는데 필요한 시간 주기는 클럭형 테스트 시스템의 클럭 주파수와는 관련이 없기 때문에, 실제로 이러한 결과와 클럭 주파수가 동기화되지 않을 가능성이 있다. 예를 들어, 셀프 타이밍 회로가 (소정의 입력 데이타 세트에서) 모델 예상치보다 빠르게 동작하면, 판정을 위해 테스터(tester)가 다음 클럭 샘플링 주기에 의존할 경우 클럭형 테스트 시스템이 결과를 제대로 나타내지 못할 수 있다. 이와 반대로, 셀프 타이밍 회로가 저속으로 동작하면, 클럭형 테스트 시스템은 이보다 낮은 주파수일 때 적절한 동작이 이루어진 것을 인식하지 못할 수 있다.

또한, 셀프 타이밍 회로의 동작 속도 또는 사이클 시간이 데이타 입력 신호의 상태(즉, 회로의 상이한 동작에 대한 상이한 데이타 입력 패턴 또는 셀프 타이밍 회로에 의해 동작되는 상이한 데이타 입력 패턴)에 따라 달라지므로 전술한 문제점들이 더욱 복잡하게 된다. 상이한 데이타 입력 패턴들은 설계에 의하거나 또는 랜덤한 결과로 인해 평가 시간(즉, 입력에서 유효 출력까지의 시간 주기)이 달라질 수 있고 클럭 테스트 시스템의 측정에 영향을 줄 수 있다.

따라서, 셀프 타이밍 회로 또는 시스템의 동작 속도 또는 사이클 시간을 테스트하거나 혹은 측정하는 장치 및 방법이 필요하다. 또한, 클럭 테스트 시스템을 구비하지 않고서도 셀프 타이밍 회로 또는 시스템의 동작 속도 또는 사이클 시간을 테스트하는 장치 및 방법이 필요하다. 또한, 다수의 데이타 입력 신호 또는 패턴에 응답하여 셀프 타이밍 회로 또는 시스템의 평균 시간 지연 또는 사이클 시간을 판정하는 장치 및 방법이 필요하다.

본 발명에 따르면, 셀프 타이밍 회로의 사이클 시간을 측정하는 회로가 제공된다. 전술한 회로는 개시 신호에 응답하여 데이타 입력 신호 패턴을 생성시켜 이를 셀프 타이밍 회로에 입력하는 회로를 포함한다. 또한, 본 발명의 회로는 개시 신호 및 종료 신호에 응답하여 시간 주기를 측정하여 타이머의 값을 출력하는 타이머 회로를 포함한다. 종료 신호는 셀프 타이밍 회로에 의해 생성된 유효 출력 신호에 응답하여 생성된다. 타이머의 값은 데이타 입력 신호 패턴에 응답하는 셀프 타이밍 회로의 사이클 시간을 나타낸다.

본 발명에 따르면, 셀프 타이밍 회로의 사이클 시간을 측정하는 루프 타이밍 회로(loop timing circuit)가 제공된다. 루프 타이밍 회로는 다수의 데이타 입력 신호 패턴을 생성하여 이를 셀프 타이밍 회로에 순차적으로 입력하는 회로를 포함하며, 전술한 다수의 데이타 입력 신호는 최초 입력 패턴과 최종 입력 패턴을 포함한다. 최종 입력 패턴 검출기 회로는 최종 입력 패턴을 검출 또는 인식하여 최초 신호를 생성한다. 카운터 회로는 셀프 타이밍 회로에 의해 유효 출력 신호가 생성된 회수를 카운트하여 카운트 값을 출력한다. 타이머 회로는 개시 신호 및 종료 신호에 응답하여 시간 주기를 측정하고 타이머 값을 출력한다. 종료 신호는 최초 신호 및 유효 출력 신호에 응답하여 생성된다. 타이머 값 및 카운트 값으로부터 다수의 데이타 입력 신호 패턴에 걸친 셀프 타이밍 회로의 평균 사이클 시간을 계산할 수 있다.

본 발명에 따르면, 셀프 타이밍 시스템의 평균 사이클 시간을 결정하는 방법이 제공된다. 본 발명의 방법은 다수의 입력 데이타 패턴을 생성하여 이를 셀프 타이밍 회로에 순차적으로 입력하는 단계를 포함하며, 이때의 다수의 입력 데이타 패턴은 최초 입력 데이타 패턴과 최종 입력 데이타 패턴을 포함한다. 셀프 타이밍 회로는 셀프 타이밍 회로에 제공된 다수의 입력 데이타 패턴 각각에 대해서 동작하고, 다수의 입력 데이타 패턴 각각에 대해 셀프 타이밍 회로의 동작이 완료되는 것에 응답하여 유효 출력 신호가 생성된다. 또한 본 발명의 방법은 셀프 타이밍 회로에 의해 유효 출력 신호가 생성된 회수를 나타내는 카운터 결과(counter result)를 생성하고, 타이머를 이용하여 다수의 입력 데이타 패턴 각각에 대한 셀프 타이밍 회로의 각각의 동작 시간의 합을 나타내는 타이머 결과(timer result)를 생성하는 단계를 포함한다. 상기 카운터의 결과와 타이머의 결과를 이용하여, 셀프 타이밍 회로의 평균 사이클 시간이 계산될 수 있다.

전술한 설명은 다음의 본 발명의 상세한 설명의 이해를 돕기 위해 본 발명의 특징 및 기술적인 장점들을 보다 개괄적으로 요약한 것이다. 이하, 본 발명의 특허 청구범위에 정의된 본 발명의 부가적인 특징 및 장점들이 기술될 것이다. 본 기술 분야에 통상의 지식을 가진 자라면, 개시된 본 발명의 개념과 특정한 실시예가 본 발명의 동일한 목적을 수행하는 다른 구조를 변경 또는 설계하기 위한 기초로서 용이하게 사용될 수 있음을 이해할 것이다. 본 기술 분야에 통상의 지식을 가진 자라면, 이와 같은 구성은 첨부된 특허 청구범위에 개시된 바와 같이 본 발명의 정신 및 영역을 벗어나지 않은 범위내에서 구현될 수 있음을 이해하여야 한다.

본 발명은 다음 상세한 설명과 첨부된 도면을 참조하면 더욱 명백하게 이해될 것이다.

도 1은 본 발명에 따른 셀프 타이밍 회로 또는 시스템을 타이밍 조정하는 루프 타이밍 측정 회로 또는 시스템을 도시한 도면

도 2는 셀프 타이밍 회로 또는 시스템의 동작 속도 또는 사이클 시간을 측정하는 방법의 흐름도

도면의 주요 부분에 대한 부호의 설명

102: 입력 패턴 생성기 104: 카운터

106: 타이머 108: 최종 입력 상태 검출기

110: 셀프 타이밍 시스템

도면에서 동일한 참조 부호는 동일한 구성 요소를 나타낸다.

도 1을 참조하면, 본 발명의 하나의 실시예에 따른 루프 타이밍 회로(100)가 도시되어 있다. 루프 타이밍 회로(100)는 입력 패턴 생성기(102)와, 카운터(104)와, 타이머(106)와, 최종 입력 상태 검출기(108)를 포함한다. 도 1에는 셀프 타이밍 회로 또는 시스템(110)이 또한 도시되어 있다. 셀프 타이밍 회로 또는 시스템(110)은 루프 타이밍 회로(100)의 구성 요소가 아니라 테스트 또는 측정하고자 하는 대상 회로 또는 시스템이다. 셀프 타이밍 시스템(110)의 설계, 구현 및/또는 기능은 본 출원의 대상이 아니다. 이러한 시스템 또는 회로(110)는 필요에 따라 본 기술 분야에 통상의 지식을 가진 자에 의해 소정의 원하는 기능으로 설계 또는 구현될 수 있다. 명백하게 이해되듯이, 루프 타이밍 회로(100)와 셀프 타이밍 시스템(110)은 반도체 기판(101)상에 제조될 수 있다.

루프 타이밍 회로(100)는 셀프 타이밍 시스템(110)과 인터페이스하고, 셀프 타이밍 시스템(110)을 타이밍 조정하는 방법 및 메카니즘을 제공한다. 루프 타이밍 회로(100)는 카운트 결과와, 셀프 타이밍 시스템(110)의 동작 속도를 결정하는데 사용되는 타이머 결과를 생성한다. 명백하게 이해되듯이, 셀프 타이밍 시스템(110)의 동작 속도는 사이클 시간 또는 평가 지연 또는 시간으로 또한 일컬어질 수 있다. 이것은 셀프 타이밍 시스템(110)에 입력 신호가 인가되는 시점부터 (셀프 타이밍 시스템의 동작을 개시한 뒤) 셀프 타이밍 시스템(110)이 동작을 완료하여 이로부터 생성된 출력 신호가 유효(안정) 상태가 될 때까지 경과된 시간의 크기로서 정의된다.

입력 패턴 생성기(102)는 데이타 입력 신호(120)를 생성하여 셀프 타이밍 시스템(110) 및 최종 입력 상태 검출기(108)에 인가하기 위해 출력한다. 또한, 입력 패턴 생성기(102)는 요구 신호(122)를 생성하여 이를 셀프 타이밍 시스템(110)에게 제공하며, 이 신호는 셀프 타이밍 시스템(110)이 동작을 개시하여 데이타 출력 신호(124)를 생성하도록 한다. 데이타 출력 신호(124)가 유효(안정) 상태이면, 셀프 타이밍 시스템(110)은 유효한 출력 신호(126)를 생성하며, 이 신호(126)는 일반적으로 셀프 타이밍 시스템등에 의해 그 출력 신호가 유효 상태일 때 공통적으로 생성된다.

전형적으로, 다수의 데이타 입력 신호(120)(또는 데이타 입력 패턴)가 입력 패턴 생성기(102)에 의해 생성되어 셀프 타이밍 시스템(110)에 순차적으로 입력된다. 입력 패턴 생성기(102)는 임의의 개수의 데이타 입력 패턴을 생성하여 이를 셀프 타이밍 시스템(110)에 제공한다. 각각의 데이타 입력 패턴에 대해, 셀프 타이밍 시스템(110)은 특정한 데이타 입력 패턴 각각에 대해 동작을 수행하거나 혹은 특정한 데이타 입력 패턴에 의해 식별되는 동작을 수행하여 출력 신호(124)를 생성한다. 셀프 타이밍 시스템(110)이 동작을 완료하면 (또한 그 출력 신호가 유효 상태가 될 때) 유효 출력 신호(126)가 생성된다. 유효 출력 신호(124)는 셀프 타이밍 시스템(110)이 현재 데이타 입력 패턴에 대해 동작을 완료했음을 나타내는 신호를 입력 패턴 생성기(102)에게 통보하며, 그 결과 입력 패턴 생성기(102)가 셀프 타이밍 시스템(110)에 제공될 다른 데이타 입력 패턴(또는 데이타 입력 신호의 세트(120))을 생성하게 된다. 명백하게 이해되듯이, 입력 패턴 생성기(102)에 의해 생성되는 데이타 입력 패턴의 수는 셀프 타이밍 시스템(110)에 대한 입력 신호(120)의 원하는 개수 및 이 시스템의 기능 및 동작의 조합(combination)에 따라 한개에서부터 수백만개에 이를 수 있다.

도 1에 도시된 본 발명의 바람직한 실시예에서, 입력 패턴 생성기(102)는 상태 머신(state machine)으로서 구현된다. 생성된 데이타 입력 신호(120)는 폐루프 구성(closed loop configuration)으로 피드백되고, 입력 패턴 생성기(102)에 입력되고, 바람직한 데이타 입력 패턴의 세트를 계속하여 시퀀싱하는데 사용된다. 원하는 데이타 입력 패턴을 제공할 때 원하는 기능을 수행하도록 상태 머신을 설계하는 것은 데이타 프로그래밍 기술 분야에 통상의 지식을 가진 자에게 잘 알려져 있다. 명백하게 이해되듯이, 입력 패턴 생성기(102)는 프로세서 및 랜덤 액세스 메모리 등을 사용하여 또한 구현할 수 있다. 원하는 다수의 데이타 입력 패턴(또는 세트)을 생성하여 이를 셀프 타이밍 시스템(110)에 순차적으로 입력하는 기능을 수행할 수 있는 소정의 회로라면 어느 것이든 설계 및 구현될 수 있음을 이해할 것이다. 또한, 입력 패턴 생성기(102)를 프로그래밍/제어할 때 융통성을 위해 제어 입력 신호 라인(128)을 선택사양적으로 제공할 수 있다.

루프 타이밍 회로(100)는 셀프 타이밍 시스템(110)에 의해 유효 출력 신호(126)가 생성된 횟수를 카운트하는 카운터(104)를 포함한다. 유효 출력 신호(126)가 생성될 때마다 카운터(104)는 증분된다. 따라서, 카운터(104)는 셀프 타이밍 시스템(110)이 유효 동작을 완료한 횟수를 카운트하고 유효 출력 신호(126)가 생성된 회수를 나타내는 카운트 결과(130)를 제공한다.

루프 타이밍 회로(100)는 최초 데이타 입력 패턴을 인가한 때부터 최종 데이타 입력 패턴에 대한 셀프 타이밍 시스템(110)의 동작이 완료될 때까지 경과된 시간을 측정하는 타이머(106)를 또한 포함한다. 전형적으로, 데이타 입력 신호(120)는 최초 데이타 입력 패턴에서부터 개시하여 최종 데이타 입력 패턴에서 종료할 때까지 순차적으로 생성되고, 한개에서부터 수백만개의 패턴의 범위를 가질 수 있다. 타이머(106)는 최종 입력 상태 검출기(108) 및 유효 출력 신호(126)와 관련하여 기능을 수행한다. 루프 타이밍 회로(100)가 데이타 입력 패턴의 세트를 계속하여 시퀀싱하면, 입력 패턴 생성기(102)는 결국 최종 데이타 입력 패턴을 수신하게 된다. 최종 입력 상태 검출기(108)는 최종 데이타 입력 패턴이 생성되는 순간을 인식하거나 또는 검출한다. 최종 데이타 입력 패턴이 검출되면, 최종 상태 신호(132)가 생성되어 AND 게이트(134)에 입력된다. 최종 데이타 입력 패턴에 대해 셀프 타이밍 시스템(110)이 동작을 완료하면, 유효 출력 신호(126)가 생성되어 AND 게이트(134)에 입력된다. 최종 데이타 입력 패턴에 도달되고 유효 출력 신호(126)가 인가되면, 타이머(106)의 동작을 중지시키는 종료 신호(136)가 생성됨을 이해할 것이다. 타이머(106)는 표준 단위로(시간, 분, 초 등등) 타이머 결과(138) 또는 타임값을 생성한다.

또한, 최종 입력 상태 검출기(108)는 데이타 입력 패턴의 세트에 대해 두번 이상 순환하도록 설계될 수 있다. 그 결과, 더욱 정확한 측정이 가능하게 되고 셀프 타이밍 시스템을 통해 순환되는 전체 패턴의 수가 증가된다.

본 기술 분야에 통상의 지식을 가진 자라면, 카운터(104), 타이머(106) 및 최종 입력 상태 검출기(108)는 원하는 바에 따라 다수의 상이한 구조 및/또는 기술을 이용하여 설계할 수도 있음을 이해할 것이다. 또한, 도 1에 도시된 바와 같이, 입력 패턴 생성기를 최초 데이타 입력 패턴으로 설정하고 카운터(104)를 제로값으로 설정하고 타이머(106)를 개시하고 셀프 타이밍 시스템(110)을 리셋하는 초기화 신호(140)를 선택사양적으로 제공할 수 있다.

본 발명에 따라, 셀프 타이밍 시스템으로부터 유효 결과의 수를 카운트하고 이들 유효 결과를 생성하는데 필요한 경과 시간을 측정하는 카운트/타이밍 시스템 및 방법이 도시되어 있다. 이전의 데이타 입력 패턴에 대한 기능(또는 동작)이 완료될 때마다 입력 패턴 생성기(102)는 데이타 입력 패턴의 세트를 생성하고 각각의 데이타 입력 패턴을 셀프 타이밍 시스템(110)에 순차적으로 입력한다. 본 발명은 셀프 타이밍 시스템이 그 동작을 완료하여 새로운 데이타 입력 패턴이 생성될 수 있음을 나타내는 유효 출력 신호를 생성하는 경우에 셀프 타이밍 시스템의 고유의 기능을 이용한다.

도 2를 참조하면, 셀프 타이밍 시스템 또는 회로의 사이클 시간을 측정하는 방법(200)이 도시되어 있다. 초기화 단계(202)에서 초기화 신호(140)는 필요할 경우 입력 패턴 생성기(102)를 최초 데이타 입력 패턴으로 설정하고 카운터(104)를 제로값으로 설정하고, 셀프 타이밍 시스템(110)을 리셋한다. 또한, 단계(202)에서 타이머(106)를 개시한다. 단계(204)에서 입력 패턴 생성기(102)는 요구 신호(122)를 셀프 타이밍 시스템(110)에 제공하여 셀프 타이밍 시스템(110)이 최초 데이타 입력 패턴에 응답하여 동작을 개시하도록 한다. 그후 단계(206)에서, 소정의 시간 주기가 경과된 이후에 셀프 타이밍 시스템(110)에 의해 유효 출력 신호(126)가 생성된다. 이것은 출력 신호(124)가 유효 상태 및 안정한 상태임을 나타낸다. 단계(208)에서 유효 출력 신호(126)가 생성되면 카운터(104)가 증분되고, 이와 동시에 단계(210)에서 입력 패턴 생성기(102)가 다음 입력 데이타 패턴을 생성하며, 그 결과 셀프 타이밍 시스템(110)에 대한 입력 신호(120)가 변경된다. 단계(210)의 동작이 완료되면, 입력 패턴 생성기(102)에 의해 최종 데이타 입력 패턴이 생성될 때까지 다음 데이타 입력 패턴에 대한 단계(204, 206, 208, 210)가 반복된다.

단계(204∼210)와 병행하여 수행되는 단계(212)에서 최종 입력 상태 검출기(108)는 입력 패턴 생성기(102)에 의해 생성된 현재의 데이타 입력 패턴이 알려진 최종 데이타 입력 패턴인지의 여부를 판정하거나 혹은 검출한다. 최종 데이타 입력 패턴이 검출되면, 최종 상태 신호(132)가 생성되어 AND 게이트(134)에 입력된다. 다음 단계(214)에서 (셀프 타이밍 시스템(110)이 동작을 완료했음을 나타내는) 유효 출력 신호(126)가 생성되면, 프로세스는 단계(216)에서 계속된다. 단계(216)에서 타이머(106)를 종료하는 종료 신호(136)가 생성된다. 이때, 타이밍 시퀀스가 완료된다. 카운트 결과(130) 및 타이머 결과(138)를 얻을 수 있게 되기 전에 짧은 지연(또는 대기)을 포함하는 선택사양적인 단계(218)가 요구될 수 있다. 타이밍 시퀀스가 완료된 후에, 단계(220)에서 전체 타이머 결과(138)를 전체 카운트 결과(130)로 제산하여 셀프 타이밍 시스템(110)의 평균 사이클 시간을 계산할 수 있다.

따라서, 본 발명의 장치 및 방법은 다수의 데이타 입력 패턴에 걸친 셀프 타이밍 시스템의 평균 사이클 시간(또는 시간 지연)을 결정한다. 전술한 장치 및 방법에 의해 소정의 클럭 회로 또는 클럭 동기화를 할 필요가 없이 셀프 타이밍 시스템의 사이클 시간을 측정할 수 있다.

일반적으로, 소정의 셀프 타이밍 시스템에 사용되는 데이타 입력 패턴의 수가 많을수록 평균 사이클 시간의 결과가 더욱 정확해진다. 루프 타이밍 회로(100)는 클럭 시스템 또는 클럭 시스템 인터페이스를 구비하지 않고서도 자체적으로 타이밍을 조정할 수 있다. 본 발명은 셀프 타이밍 시스템의 사이클 시간을 결정하는데 단일 데이타 입력 패턴을 또한 사용할 수도 있음을 이해할 것이다. 이것은 단일 데이타 입력 패턴만을 생성하도록 입력 패턴 생성기를 설계/프로그래밍하고, 셀프 타이밍 시스템이 동작을 완료하는데 필요한 시간 주기를 측정함으로써 달성될 수 있다.

비록 본 발명 및 본 발명의 장점들이 전술한 상세한 설명 및 첨부된 도면에서 도시되고 기술되었지만, 본 기술 분야에 통상의 지식을 가진 자라면, 본 발명은 이러한 실시예로 한정되지 않고, 첨부된 특허청구범위에 정의된 바와 같이 본 발명의 정신 및 영역을 벗어나지 않은 범위내에서 여러가지 재배열, 대체 및 변경이 이루어질 수 있음을 이해하여야 한다.

Claims (20)

1. 유효 출력 신호(a valid output signal)를 생성하는 셀프 타이밍 회로(a self-timed circuit)의 사이클 시간을 측정하는 회로에 있어서,

   ① 개시 신호(a start signal)에 응답하여 셀프 타이밍 회로에 입력될 데이타 입력 신호 패턴(a data input signal pattern)을 생성하는 회로 수단과,

   ② 상기 유효 출력 신호에 응답하여 종료 신호(a stop signal)를 생성하는 논리 수단(logic means)과,

   ③ 상기 개시 신호 및 상기 종료 신호에 응답하여 시간 주기를 측정하고, 상기 데이타 입력 신호 패턴에 응답하는 상기 셀프 타이밍 회로의 사이클 시간을 나타내는 타이머 값(a timer value)을 출력하는 타이머 회로(a timer circuit)를 포함하는

   셀프 타이밍 회로의 사이클 시간을 측정하는 회로.
2. 제 1 항에 있어서,

   상기 회로 수단은 반도체 기판상에 제조되고, 상기 타이머 회로는 상기 기판상에 제조되고, 상기 셀프 타이밍 회로는 상기 기판상에 제조되는 셀프 타이밍 회로의 사이클 시간을 측정하는 회로.
3. 제 1 항에 있어서,

   상기 데이타 입력 신호 패턴 생성 회로 수단은 상태 머신(a state machine)을 포함하는 셀프 타이밍 회로의 사이클 시간을 측정하는 회로.
4. 제 1 항에 있어서,

   상기 데이타 입력 신호 패턴 생성 회로 수단은 프로세서(a processor) 및 메모리(a memory)를 포함하는 셀프 타이밍 회로의 사이클 시간을 측정하는 회로.
5. 제 1 항에 있어서

   상기 데이타 입력 신호 패턴 생성 회로 수단은 상기 셀프 타이밍 회로에 순차적으로 입력되는 다수의 데이타 입력 신호 패턴을 생성하고 상기 다수의 데이타 입력 신호 패턴은 적어도 최초 데이타 입력 패턴(at least a first data input pattern)과 최종 데이타 입력 패턴(a last data input pattern)을 포함하고, 상기 데이타 입력 신호 패턴 생성 회로 수단은 상기 셀프 타이밍 회로에 의해 상기 유효 출력 신호가 생성된 회수를 카운트하여 카운트 값을 출력하는 회로 수단을 더 포함하는

   셀프 타이밍 회로의 사이클 시간을 측정하는 회로.
6. 제 5 항에 있어서,

   상기 최종 데이타 입력 패턴을 검출하고 검출된 패턴에 응답하여 최초 신호(a first signal)를 생성하는 최종 입력 패턴 검출기 회로(a last input pattern detector circuit)를 더 포함하고, 상기 종료 신호는 상기 유효 출력 신호 및 상기 최초 신호에 응답하여 생성되고, 상기 타이머 값에 의해 제산된(divided) 상기 카운트 값은 상기 다수의 데이타 입력 신호 패턴에 걸친 상기 셀프 타이밍 회로의 평균 사이클 시간을 결정하는

   셀프 타이밍 회로의 사이클 시간을 측정하는 회로.
7. 제 6 항에 있어서,

   상기 데이타 입력 신호 패턴 생성 회로 수단은 상태 머신을 포함하는 셀프 타이밍 회로의 사이클 시간을 측정하는 회로.
8. 제 6 항에 있어서,

   상기 데이타 입력 신호 패턴 생성 회로 수단은 프로세서 및 메모리를 포함하는 셀프 타이밍 회로의 사이클 시간을 측정하는 회로.
9. 제 6 항에 있어서,

   상기 데이타 입력 신호 패턴 생성 회로 수단은 기판상에 제조되고, 상기 타이머 회로는 상기 기판상에 제조되고, 상기 카운트 회로 수단은 상기 기판상에 제조되고, 상기 최종 입력 패턴 검출기 회로는 상기 기판상에 제조되고, 상기 셀프 타이밍 회로는 상기 기판상에 제조되는

   셀프 타이밍 회로의 사이클 시간을 측정하는 회로.
10. 셀프 타이밍 회로의 사이클 시간을 측정하는 루프 타이밍 회로(a loop timing circuit)에 있어서,

    ① 셀프 타이밍 회로에 순차적으로 입력할 다수의 데이타 입력 신호 패턴을 생성하는 ― 상기 다수의 데이타 입력 신호는 최초 입력 패턴 및 최종 입력 패턴을 포함한다 ― 회로 수단과,

    ② 상기 최종 입력 패턴을 검출하고 이 검출된 패턴에 응답하여 최초 신호를 생성하는 최종 입력 패턴 검출기 회로와,

    ③ 상기 셀프 타이밍 회로에 의해 유효 출력 신호가 생성된 회수를 카운트하여 카운트 값을 출력하는 카운터 회로와,

    ④ 상기 최초 신호 및 상기 유효 출력 신호에 응답하여 종료 신호를 생성하는 논리 회로와,

    ⑤ 개시 신호 및 종료 신호에 응답하여 시간 주기를 측정하고, 타이머 값을 출력하는 ― 상기 카운트 값에 의해 제산된 상기 타이머 값은 상기 다수의 데이타 입력 신호 패턴에 걸친 상기 셀프 타이밍 회로의 평균 사이클 시간을 결정한다 ― 타이머 회로를 포함하는 루프 타이밍 회로.
11. 제 10 항에 있어서,

    상기 다수의 데이타 입력 신호 패턴 생성 회로 수단은 기판상에 제조되고, 상기 타이머 회로는 상기 기판상에 제조되고, 상기 카운터 회로는 상기 기판상에 제조되고, 상기 최종 입력 패턴 검출기 회로는 상기 기판상에 제조되고, 상기 셀프 타이밍 회로는 상기 기판상에 제조되는 루프 타이밍 회로.
12. 제 10 항에 있어서,

    상기 다수의 데이타 입력 신호 패턴 생성 회로 수단은 상태 머신을 포함하는 루프 타이밍 회로.
13. 제 10 항에 있어서,

    상기 다수의 데이타 입력 신호 패턴 생성 회로 수단은 프로세서 및 메모리를 포함하는 루프 타이밍 회로.
14. 제 10 항에 있어서,

    초기화 신호가 상기 카운터 회로 및 상기 다수의 데이타 입력 신호 패턴 생성 회로 수단을 제각기 제로값 및 상기 최초 입력 패턴으로 설정하는 루프 타이밍 회로.
15. 셀프 타이밍 시스템의 평균 사이클 시간을 결정하는 방법에 있어서,

    ① 셀프 타이밍 회로에 입력하기 위한 다수의 입력 데이타 패턴을 생성하여 이를 순차적으로 인가하는 ― 상기 다수의 입력 데이타 패턴은 적어도 최초 입력 데이타 패턴과 최종 입력 데이타 패턴을 갖는다 ― 단계와,

    ② 상기 셀프 타이밍 회로에 인가된 상기 다수의 입력 데이타 패턴 각각에 대해 상기 셀프 타이밍 회로를 동작시키는 단계와,

    ③ 상기 다수의 입력 데이타 패턴 각각에 대해 상기 셀프 타이밍 회로의 동작이 완료된 것에 응답하여 유효 출력 신호를 생성하는 단계와,

    ④ 상기 셀프 타이밍 회로에 의해 유효 출력 신호가 생성된 회수에 해당하는 카운터 결과를 생성하는 단계와,

    ⑤ 타이머를 이용하여 상기 다수의 입력 데이타 패턴 각각에 대해 상기 셀프 타이밍 회로의 각각의 동작 시간의 합에 해당하는 타이머 결과를 생성하는 단계와,

    ⑥ 상기 셀프 타이밍 회로의 상기 평균 사이클 시간을 계산하는 단계를 포함하는

    셀프 타이밍 시스템의 평균 사이클 시간을 결정하는 방법.
16. 제 15 항에 있어서,

    상기 셀프 타이밍 회로의 상기 평균 사이클 시간을 계산하는 단계는 상기 타이머 결과를 상기 카운트 결과로 제산하는 단계를 포함하는 셀프 타이밍 시스템의 평균 사이클 시간을 결정하는 방법.
17. 제 15 항에 있어서,

    모두 초기화 신호에 응답하여, 상기 카운터 결과를 제로로 설정하고, 상기 다수의 입력 데이타 패턴을 상기 최초 입력 데이타 패턴으로 설정하고, 상기 타이머를 개시하는 단계를 더 포함하는 셀프 타이밍 시스템의 평균 사이클 시간을 결정하는 방법.
18. 제 15 항에 있어서,

    상기 다수의 입력 데이타 패턴을 생성하여 이를 셀프 타이밍 회로에 인가하는 단계는 상기 유효 출력 신호에 응답하여 상기 다수의 입력 데이타 패턴들중 후속 패턴을 순차적으로 인가하는 단계를 포함하고, 상기 최종 입력 데이타 패턴이 인가될 때까지 이 단계를 반복하는 셀프 타이밍 시스템의 평균 사이클 시간을 결정하는 방법.
19. 제 18 항에 있어서,

    상기 타이머 결과를 생성하는 단계는,

    상기 최종 입력 데이타 패턴이 인가되는 것을 검출하고 이러한 검출에 응답하여 최초 신호를 생성하는 단계와,

    상기 최초 신호 및 상기 유효 출력 신호에 응답하여 상기 타이머를 종료하는 단계를 포함하는 셀프 타이밍 시스템의 평균 사이클 시간을 결정하는 방법.
20. 셀프 타이밍 시스템의 평균 사이클 시간을 결정하는 방법에 있어서,

    ① 셀프 타이밍 회로에 입력할 다수의 입력 데이타 패턴을 생성하여 이를 순차적으로 인가하는 ― 상기 다수의 입력 데이타 패턴은 적어도 최초 입력 데이타 패턴 및 최종 입력 데이타 패턴을 갖는다 ― 단계와,

    ② 상기 최초 입력 데이타 패턴이 생성되어 상기 셀프 타이밍 회로에 입력된 것에 응답하여 타이머를 개시하는 단계와,

    ③ 상기 셀프 타이밍 회로에 의해 생성된 유효 출력 신호에 응답하여 상기 다수의 입력 데이타 패턴들중 후속 패턴을 인가하고, 상기 최종 입력 데이타 패턴이 생성되어 인가될 때까지 이 단계를 반복하는 단계와,

    ④ 상기 다수의 입력 데이타 패턴이 생성되어 상기 셀프 타이밍 회로에 인가되는 동안 상기 셀프 타이밍 회로에 의해 유효 출력 신호가 생성된 회수에 해당하는 카운터 결과를 생성하는 단계와,

    ⑤ 상기 최종 입력 데이타 패턴에 도달한 것을 인식하고 이러한 인식에 응답하여 최초 신호를 생성하는 단계와,

    ⑥ 상기 최초 신호 및 상기 유효 출력 신호에 응답하여 상기 타이머를 종료하여 타이머 값을 생성하는 단계와,

    ⑦ 상기 타이머 값을 상기 카운터 결과로 제산하여 상기 셀프 타이밍 회로의 상기 평균 사이클 시간을 계산하는 단계를 포함하는

    셀프 타이밍 시스템의 평균 사이클 시간 결정 방법.