KR19980060895A - In a semiconductor memory, a word line driving circuit - Google Patents
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Abstract
본 발명은 반도체 메모리에서 워드라인 구동 회로에 관한 것으로, 특히 동시에 동작중이던 워드라인 중 어느 하나에 에러가 발생하여 리페어를 시켜야할 시, 종래에 동시에 동작중이던 워드라인을 모드 리페어 시켰던 비효율적인 방식을 감안하여, 워드라인을 동작시키고 난후, 상기 워드라인을 구동 소스부와 분리시켜 에러 발생여부를 감지하고, 감지결과 실제로 에러가 발생된 워드라인만을 찾아 리페어 시키도록 하므로써 리페어 효율성을 향상시키는 이점이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a word line driving circuit in a semiconductor memory, and more particularly, to a word line driving circuit in a semiconductor memory, in which, when an error occurs in any one of word lines simultaneously operating, After the word line is operated, the word line is separated from the driving source unit to detect whether or not an error has occurred, and only the word line in which an error has actually been detected is found to be repaired, thereby improving repair efficiency.
Description
본 발명은 반도체 메모리에서 워드라인 구동 회로에 관한 것으로, 특히 복수개의 워드라인이 동작되는 회로에서 하나의 워드라인에 에러가 발생하였을 경우 이 에러가 발생된 워드라인 만을 찾아 리페어 시킬 수 있도록 하므로써, 리페어 효율을 향상시킨 반도체 메모리에서 워드라인 구동회로에 관한 것이다.The present invention relates to a word line driving circuit in a semiconductor memory. In particular, when an error occurs in one word line in a circuit in which a plurality of word lines are operated, only the word line in which the error occurs can be repaired, To a word line driving circuit in a semiconductor memory with improved efficiency.
일반적으로 반도체 디-램에서 워드라인을 구동하는 전압레벨은 전압 Vcc + ΔV로 Vcc 보다 약 2VT이상이 높은 레벨이 되며, 제 1 도에 도시된 바와 같이 워드라인을 구동하는 구동 소스부(10)가 하나이고 이 하나의 구동 소스부(10)에서 인가되는 전압에 따라 각각의 셀 블럭(30)에 존재하는 워드라인을 구동시키는 워드라인 구동부(20)가 셀 블럭(30)에 대응하는 갯수로 존재하는 상태에서, 워드라인 구동부(20)의 동작으로 인해 복수개의 워드라인이 동시에 구동될 때 만약 어떤 워드라인에서 누설이 발생하였다면 상기 누설이 발생된 워드라인과 동시에 구동된 워드라인 모두도 에러가 발생된 것처럼 보인다.Generally, the voltage level for driving the word line in the semiconductor de-RAM is a voltage Vcc +? V, which is higher than Vcc by about 2V T or more. As shown in FIG. 1, the driving source unit 10 And the word line driver 20 driving the word lines existing in the respective cell blocks 30 according to the voltage applied from the one driving source unit 10 is connected to the number of cell blocks 30 corresponding to the cell blocks 30 When a plurality of word lines are driven simultaneously due to the operation of the word line driver 20, if a leakage occurs in a certain word line, both of the word lines driven simultaneously with the leaked word line are also in error Seems to have occurred.
여기서 상기 워드라인 구동부(20)의 회로를 보면, 제 2 도에 도시된 바와 같이 워드라인 드라이버 인에이블 신호(S1)를 입력받아 부스팅 신호(PX) 출력단에 연결된 P 모스 트랜지스터(P1)의 턴-온/오프를 제어하는 레벨 쉬프터부(21)와; 상기 레벨 쉬프터부(21)의 최종 출력신호에 따라 턴-온/오프 되어 부스팅 신호(PX)의 출력단으로 전압 VPP를 인가하는 전달역할의 P 모스 트랜지스터(P1); 및 워드라인 드라이버 인에이블 신호(S1)와, 복수개의 인버터(INT23, INT1, INT2)를 통한 인에이블 신호를 게이트단으로 입력받아 턴-온/오프 되어 상기 VPP를 접지단으로 연결하는 각각의 N 모스 트랜지스터(N1, N2)를 포함한다.As shown in FIG. 2, the word line driver 20 receives the word line driver enable signal S 1 and receives the turn signal of the PMOS transistor P 1 connected to the boosting signal output terminal PX. A level shifter section 21 for controlling ON / OFF; A PMOS transistor P1 having a transfer role for turning on / off according to a final output signal of the level shifter 21 and applying a voltage V PP to an output terminal of the boosting signal PX; And a word line driver enable signal S1 and an enable signal via a plurality of inverters INT23 INT1 INT2 at a gate terminal and are turned on and off to connect the V PP to a ground terminal And NMOS transistors N1 and N2.
상기 레벨 쉬프터부(21)는 워드라인 드라이버 인에이블 신호(S1)를 인버팅하는 복수개의 인버터(INT21 ~ INT24)들과; 일측단으로 전압 VPP를 인가받는 래치형의 P 모스 트랜지스터(P21, P22)와; 상기 P 모스 트랜지스터(P21)의 일측단에 연결되고, 게이트단으로는 전원전압을 인가받는 N 모스 트랜지스터(N21)와; 상기 N 모스 트랜지스터(N21)에 직렬로 연결된 N 모스 트랜지스터(N22); 및 상기 인버터(INT22)와 인버터(INT24)의 출력을 게이트단으로 각각 입력받으며, 일측은 상기 P 모스 트랜지스터(P22)에 연결되고, 일측은 접지단으로 연결된 복수개의 N 모스 트랜지스터(N23, N24, N25)를 포함한다.The level shifter unit 21 includes a plurality of inverters INT21 to INT24 for inverting the word line driver enable signal S1; P-MOS transistors (P21, P22) of a latch type to which a voltage Vpp is applied at one end; An NMOS transistor N21 connected to one end of the PMOS transistor P21 and receiving a power supply voltage as a gate terminal; An N-MOS transistor N22 serially connected to the NMOS transistor N21; And a plurality of N-MOS transistors N23, N24, and N24 connected to the ground terminal, one end of which is connected to the PMOS transistor P22, N25.
상기와 같이 구성된 워드라인 구동부(20)는 워드라인 드라이버 인에이블 신호(S1)가 '하이' 상태가 되면 복수개의 인버터(INT21 ~ INT24)와 래치형의 P 모스 트랜지스터(P21, P22)들을 거친 후 '노드1'의 상태를 '로우' 상태로 만든다.When the word line driver enable signal S1 is in a high state, the word line driver 20 configured as described above passes through a plurality of inverters INT21 to INT24 and latch type PMOS transistors P21 and P22 'Node 1' is in the 'Low' state.
그리고 상기 워드라인 드라이버 인에이블 신호(S1)는 레벨 쉬프터부(21) 내의 인버터(INT23) 출력을 게이트 단으로 입력받는 N 모스 트랜지스터(N1)와, 상기 인버터(INT23)의 출력을 다시 인버팅하는 복수개의 인버터(INT1, INT2)를 통한 신호를 게이트단으로 입력받는 N 모스 트랜지스터(N2)에 인가되어 각각의 N 모스 트랜지스터(N1, N2)들을 차단시킨다.The word line driver enable signal S1 includes an N-MOS transistor N1 receiving the output of the inverter INT23 in the level shifter 21 at the gate terminal thereof and a N-MOS transistor N1 receiving the output of the inverter INT23 A signal through a plurality of inverters INT1 and INT2 is applied to an N-MOS transistor N2 receiving a gate terminal to block the N-MOS transistors N1 and N2.
따라서 상기 워드라인을 구동시키기 위한 구동 소스부(10)에서 인가되는 전압 VPP는 턴-온된 P 모스 트랜지스터(P1)를 지나 부스팅 단자로 인가되며, 상기 부스팅 신호(PX)를 인가받은 워드라인 구동부(20)들은 각기 연결된 워드라인들은 구동시킨다.Accordingly, the voltage V PP applied from the driving source unit 10 for driving the word line is applied to the boosting terminal through the turn-on PMOS transistor P1, and the boosting signal PX, (20) drive the respective connected word lines.
이때 경우에 따라서는 (예 : 리프레쉬 동작 등) 구동 소스부(10)의 전압 인가에 따라 복수개의 워드라인 구동부(20)가 동시에 동작되어 이에 따른 워드라인이 동시에 구동하는 경우가 발생한다.At this time, in some cases (for example, a refresh operation), a plurality of word line drivers 20 are simultaneously operated according to the application of the voltage of the driving source unit 10, and the corresponding word lines are simultaneously driven.
이런 경우 동작중이던 어떤 워드라인에 에러가 발생되면, 종래에는 상기 동시에 동작된 모든 워드라인을 리페어 처리하여 리던던시 워드라인과 교체하였는 바, 이는 실제로 에러가 발생된 워드라인을 찾을 수가 없어 리페어가 발생된 부분의 워드라인과 동시에 동작하고 있는 워드라인까지 리페어 시키는 것으로, 리던던시 워드라인을 사용함에 있어 비효율적인 문제점이 있었다.In this case, when an error occurs in a certain word line in operation, all the word lines simultaneously operated are repaired and replaced with a redundancy word line. This is because it is impossible to find a word line in which an error has occurred, The redundancy word line is ineffective in repairing the word line that is operating simultaneously with the word line of the redundant word line.
본 발명에서는 상술한 바와 같은 종래 문제점을 해결하기 위해, 동시에 동작된 워드라인이라 할지라도 어떤 워드라인에서 에러가 발생되면 이 에러가 발생된 실제 워드라인을 찾은 후, 상기 워드라인만 리페어 시킬 수 있도록 하므로써, 정상적으로 동작하고 있는 워드라인은 그대로 동작을 지속하도록 하고, 에러가 발생된 워드라인만 리페어 시키도록 하여 리던던시 워드라인을 효율적으로 사용할 수 있도록 하는 것을 목적으로 한다.In order to solve the conventional problems as described above, in the case where an error occurs in a certain word line even if the word line is simultaneously operated, the actual word line in which the error is generated is found and then the word line is repaired The purpose of the present invention is to enable the normal operation of the word line to continue operation and to repair only the word line in which an error has occurred, thereby effectively using the redundancy word line.
도 1 은 종래 워드라인 구동회로의 개략도.1 is a schematic diagram of a conventional word line driving circuit.
도 2 는 종래 워드라인 구동부의 상세 회로도.2 is a detailed circuit diagram of a conventional word line driver;
도 3 (A)는 본 발명에 의한 워드라인 구동회로의 개략도.3 (A) is a schematic view of a word line driving circuit according to the present invention.
도 3 (B)는 본 발명에 의한 워드라인 구동회로의 동작 상태를 나타내는 개략적인 타이밍도.FIG. 3B is a schematic timing diagram showing an operation state of the word line driving circuit according to the present invention. FIG.
도 4 (A)는 본 발명에 의한 워드라인 구동부의 상세 회로도.4 (A) is a detailed circuit diagram of a word line driver according to the present invention.
도 4 (B)는 본 발명에 의한 전압제어신호 생성부의 상세 회로도.4 (B) is a detailed circuit diagram of a voltage control signal generating unit according to the present invention.
도 5 는 본 발명의 동작 상태를 나타내는 타이밍도.5 is a timing chart showing an operation state of the present invention;
*도면의 주요 부분에 대한 부호의 설명*Description of the Related Art [0002]
10 : 구동 소스부30 : 셀 블럭10: driving source part 30: cell block
40 : 워드라인 구동부41 : 레벨 쉬프터부40: word line driver 41: level shifter
50 : 전압제어신호 생성부51 : 래치50: voltage control signal generating unit 51: latch
S1 : 워드라인 드라이브 인에이블 신호S1: Word line drive enable signal
S2 : 전압제어신호S2: Voltage control signal
P1, P21, P22 : P 모스 트랜지스터P1, P21, P22: PMOS transistor
N1, N2, N21, N22, N41, N42 : N 모스 트랜지스터N1, N2, N21, N22, N41, and N42: N-MOS transistors
INT3 ~ INT7, INT41 ~ INT43, INT50 : 인버터INT3 to INT7, INT41 to INT43, INT50: Inverter
NAND41, NAND50 ~ NAND53 : 낸드 게이트NAND41, NAND50 to NAND53: NAND gate
PX : 부스팅 신호PX: boosting signal
상기와 같은 목적을 달성하기 위해 본 발명에서는 디-램이 /라스(/RAS) 신호에 의해 선택되어 센싱이 완료되면, 상기 동작중인 각각의 워드라인을 상기 워드라인을 구동시키는 구동부와 분리시켜 에러가 발생된 워드라인의 레벨은 낮아지도록 하고, 다른 정상적인 워드라인의 레벨은 계속 유지시켜 주게 하므로써 실제로 에러가 발생된 워드라인만 리페어 시키도록 하는 것이다.In order to achieve the above-mentioned object, in the present invention, when the sensing is completed by selecting the D-RAM by the / RAS signal, each word line in operation is separated from the driving unit driving the word line, The level of the generated word line is lowered, and the level of the other normal word line is maintained, thereby repairing only the word line in which the error has actually occurred.
이와 같이 동작하도록 하는 본 발명의 워드라인 구동회로는 반도체 메모리의 워드라인 구동회로에 있어서, 구동중인 복수개의 워드라인 중 실제 에러가 발생된 워드라인만 검출하여 이를 리페어 시킬 수 있도록; 소정시간 지연된 라스신호와, 센스앰프 동작신호를 입력으로 하여, 워드라인 드라이버 인에이블 신호에 의해 복수개 인에이블된 셀 블럭들을 전원단과 차단시키는 전압제어신호 생성부; 워드라인 드라이버 인에이블 신호와 상기 전압제어신호 생성부에서 출력된 전압제어신호를 입력받아 부스팅 신호를 출력단에 연결된 트랜지스터의 턴-온/오프를 제어하는 레벨 쉬프터부와; 상기 레벨 쉬프터부의 최종 출력 신호에 따라 턴-온/오프되어 부스팅 신호의 출력단으로 전압을 인가하는 전달 역할의 트랜지스터; 및 복수개의 인버터를 통한 워드라인 드라이버 인에이블 신호를 게이트단으로 입력받아 턴-온/오프되어 상기 전압을 접지단으로 연결하는 복수개의 트랜지스터를 포함하는 것을 특징으로 한다.The word line driving circuit according to the present invention for operating in this manner is a word line driving circuit of a semiconductor memory that detects only a word line in which a real error has occurred among a plurality of word lines being driven and can repair the word line. A voltage control signal generator for receiving a plurality of enabled cell blocks by a word line driver enable signal from a power supply stage by receiving a las signal delayed by a predetermined time and a sense amplifier operation signal; A level shifter for receiving a word line driver enable signal and a voltage control signal output from the voltage control signal generator to control turn-on / off of a transistor connected to an output terminal of the boosting signal; A transistor for transferring a voltage to the output terminal of the boosting signal in accordance with a final output signal of the level shifter; And a plurality of transistors receiving a word line driver enable signal through a plurality of inverters at a gate terminal and turning on / off to connect the voltage to a ground terminal.
상술한 목적 및 특징, 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하여 종래와 같은 구성은 동일부호를 부여하여 설명한다.The above and other objects, features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제 3 도(A)는 본 발명에서 구현하고자 하는 워드라인 구동회로를 간략하게 도시한 개략도이고, 제 3도(B)는 구동회로의 동작 상태를 개략적으로 설명하는 타이밍도로, 구동 소스부(10)에서 인가되는 전압에 의해 워드라인을 구동하는 워드라인 구동부(40)를 통해 제 1 부스팅 신호(PX1)와, 제 3 부스팅 신호(PX3)가 동시에 인에이블되어 셀 블럭(30) 중 첫번째와 세번째 셀 블럭이 동시에 동작하게 되고, 이런 상태에서 만약 세번째 셀 블럭의 워드라인 3에 에러가 발생되었다면 본 발명을 통해 에러가 발생된 워드라인을 찾는 동작은 다음과 같다.3 is a schematic view briefly showing a word line driving circuit to be implemented in the present invention, FIG. 3 (B) is a timing diagram schematically illustrating the operating state of the driving circuit, The first boosting signal PX1 and the third boosting signal PX3 are simultaneously enabled through the word line driver 40 driving the word line by the voltage applied in the first and third cell blocks 30, If an error occurs in the word line 3 of the third cell block in this state, the operation of searching for the word line in which the error has occurred through the present invention is as follows.
제 3 도(B)를 보면 제 1 부스팅 신호(PX1)(제 3 도(B)(RK))와, 제 3 부스팅 신호(PX3)(제 3 도(B)(나))는 인가되는 전압레벨로 '하이' 상태를 유지하게 되고, 이에 따라 워드라인 1(제 3 도(B)(라))과 워드라인 3(제 3 도(B)(마)) 또한 액티브 되어 동일한 전압레벨이 된다.Referring to FIG. 3 (B), the first boosting signal PX1 (third degree B (RK)) and the third boosting signal PX3 (third degree B Word line 1 (third diagram (B) (D)) and word line 3 (third diagram (B) (E)) are also active and become the same voltage level .
그러나 워드라인 2와 워드라인 4(제 3 도(B)(바))는 제 2 부스팅 신호(PX2)와 제 4 부스팅 신호(PX4)(제 3 도(B)(다))가 액티브 상태가 아니므로 전압이 인가되지 않아 로우 상태를 그대로 유지하게 된다.However, word line 2 and word line 4 (FIG. 3 (B) (bar)) are active when the second boosting signal PX2 and the fourth boosting signal PX4 (third degree B The voltage is not applied and the low state is maintained.
이러한 상태에서 각 워드라인에 인가되던 전압을 차단하고서 에러가 발생된 워드라인과 발생하지 않은 워드라인을 구분하게 되는데, 상기에 언급한 바와 같이 워드라인3(제 3 도(B)(마))에 에러가 발생하였다면, 도면에 도시된 것 처럼 전압제어신호(S2)에 따라 제 3 부스팅 신호(PX3)(제 3 도(B)(나))의 출력이 '하이' 상태에서 다시 '로우' 상태로 천이됨과 동시에 워드라인 3(제 3 도(B)(마)) 또한 하이 상태에서 로우 상태로 천이되고, 이와 같은 상태 변화에 따라 동작중이던 워드라인에 에러가 발생되었음을 알 수 있다.In this state, the voltage applied to each word line is cut off, thereby distinguishing the word line from which an error has occurred and the non-generated word line. As mentioned above, the word line 3 (FIG. 3 (B) The output of the third boosting signal PX3 (FIG. 3 (B) (B)) changes from 'high' to 'low' according to the voltage control signal S2, Word line 3 (FIG. 3 (B) (E)) also transitions from a high state to a low state, and it can be seen that an error has occurred in the word line that was operating in accordance with such a state change.
따라서 상기 에러가 발생된 워드라인 3(제 3 도(B)(마))만 리페어 회로를 통해 리던던시 워드라인과 교체하도록 하고, 상기 워드라인 3(제 3 도(B)(마))와 동시에 동작했던 워드라인 1(제 3 도(B)(라))은 계속 '하이' 상태를 유지하고 있으므로 에러가 발생하지 않은 것으로 인지하고 지속적으로 동작되도록 한다.Therefore, only the word line 3 (FIG. 3 (B) (E)) in which the error has occurred is replaced with the redundancy word line through the repair circuit, and simultaneously with the word line 3 The word line 1 (FIG. 3 (B) (D)) that has been operating continues to be in the 'high' state, so that it is recognized that no error has occurred and is continuously operated.
이때 워드라인 1(제 3 도(B)(라))에 점선으로 도시된 것은 종래에는 동시에 동작되었던 워드라인 중 어느 하나에 에러가 발생되면 에러가 발생하지 않은 워드라인이라 할지라도 전압이 동시에 인가되지 않으므로(제 3 도(B)(가)의 점선) 에러가 발생된 것처럼 '로우' 값으로 다운되어 두 워드라인 모두 리페어 시키도록 하였음을 나타내는 것이다.At this time, a dotted line in the word line 1 (FIG. 3 (B) (D)) indicates that if an error occurs in any of the word lines that were conventionally operated at the same time, (Dotted line in FIG. 3 (B) (A)), it is shown that the word line has been brought down to a low value as if an error has occurred so that both word lines are repaired.
그리고 역시 워드라인 2와, 워드라인 4(제 3 도(B)(바))는 동작중이 아니었기 때문에 '로우' 값을 계속 유지하고 있다.Also, since word line 2 and word line 4 (FIG. 3 (B) (bar)) were not in operation, they still maintain a "low" value.
상기와 같이 동작되도록 하는 본 발명의 워드라인 구동부(40)의 상세 회로를 보면 제 4 도 (A), (B)에 도시된 바와 같이, 소정시간 지연된 라스신호와, 센스앰프 동작신호를 입력으로 하여, 워드라인 드라이버 인에이블 신호에 의해 복수개 인에이블된 셀 블럭들을 전원단과 차단시키는 전압제어신호 생성부(50); 워드라인 드라이버 인에이블 신호(S1)와 상기 전압제어신호 생성부(50)에서 출력된 전압제어신호(S2)를 입력받아 부스팅 신호(PX)를 출력단에 연결된 P 모스 트랜지스터(P1)의 턴-온/오프를 제어하는 레벨 쉬프터부(41)와; 상기 레벨 쉬프터부(41)의 최종 출력 신호에 따라 턴-온/오프되어 부스팅 신호(PX)의 출력단으로 전압 VPP을 인가하는 전달 역할의 P 모스 트랜지스터(P1); 및 복수개의 인버터(INT3 ~ INT7)를 통한 워드라인 드라이버 인에이블 신호(S1)를 게이트단으로 입력받아 턴-온/오프되어 상기 전압 VPP을 접지단으로 연결하는 각각의 N 모스 트랜지스터(N1, N2)를 포함한다.As shown in FIGS. 4A and 4B, the detailed circuit of the word line driver 40 according to the present invention operates as described above. The LAS signal delayed by a predetermined time and the sense amp operation signal are input A voltage control signal generator 50 for disconnecting a plurality of enabled cell blocks from the power supply line by a word line driver enable signal; The boosting signal PX is inputted to the P-MOS transistor P1 connected to the output terminal by receiving the word line driver enable signal S1 and the voltage control signal S2 output from the voltage control signal generating unit 50, A level shifter section (41) for controlling the on / off operation; A PMOS transistor P1 having a transfer role for turning on / off according to a final output signal of the level shifter 41 and applying a voltage V PP to an output terminal of the boosting signal PX; And a word line driver enable signal S1 through a plurality of inverters INT3 to INT7 is input to the gate terminal and is turned on / off to connect the voltage V PP to the ground terminal. N2.
상기 전압제어신호 생성부(50)는 제 1 라스신호(RAS1)와 센스앰프 동작신호를 입력받아 낸드 연산하는 낸드 게이트(NAND50)와; 상기 센스앰프 동작신호와 부스팅 신호(PX)를 입력으로 하며, 각각의 출력이 상호 교차되어 재 입력되도록 각각의 낸드 게이트(NAND51, NAND52)로 이루어진 래치(51)와; 상기 낸드 게이트(NAND50)와 상기 래치(51)의 출력을 입력받아 낸드 연산하는 낸드 게이트(NAND53); 및 상기 낸드 게이트(NAND53)의 출력을 반전시켜 최종적인 전압제어신호(S2)로 출력하는 인버터(INT50)를 포함한다.The voltage control signal generator 50 includes a NAND gate NAND50 for receiving a first RAS signal RAS1 and a sense amplifier operation signal and performing a NAND operation on the signal. A latch 51 composed of NAND gates NAND51 and NAND52 for receiving the sense amplifier operation signal and the boosting signal PX as inputs and re-inputting the outputs of the latches 51 and 52, respectively; A NAND gate (NAND gate) 53 receiving the outputs of the NAND gate (NAND50) and the latch (51) and performing NAND operation; And an inverter INT50 for inverting the output of the NAND gate NAND53 and outputting it as a final voltage control signal S2.
상기 레벨 쉬프터부(41)는 워드라인 드라이버 인에이블 신호(S1)와 전압제어신호(S2)를 입력받아 낸드 연산하는 낸드 게이트(NAND41)와; 일측단으로 전압 VPP를 인가받는 래치형의 P 모스 트랜지스터(P21, P22)와; 상기 P 모스 트랜지스터(P21)의 일측단에 연결되고, 게이트단으로는 전원전압을 인가받는 N 모스 트랜지스터(N21)와; 상기 N 모스 트랜지스터(N21)에 직렬로 연결된 N 모스 트랜지스터(N22); 및 상기 인버터(INT41)와 인버터(INT43)의 출력을 게이트단으로 각각 입력받으며, 일측은 상기 P 모스 트랜지스터(P22)에 연결되고, 일측은 접지단으로 연결된 복수개의 N 모스 트랜지스터(N41, N42)를 포함한다.The level shifter 41 includes a NAND gate NAND41 receiving NAND operation of the word line driver enable signal S1 and the voltage control signal S2; P-MOS transistors (P21, P22) of a latch type to which a voltage Vpp is applied at one end; An NMOS transistor N21 connected to one end of the PMOS transistor P21 and receiving a power supply voltage as a gate terminal; An N-MOS transistor N22 serially connected to the NMOS transistor N21; And a plurality of N-MOS transistors N41 and N42 connected to the P-MOS transistor P22, one end of which is connected to the ground, and the other end of which is connected to the ground, .
이와 같이 구현된 본 발명의 워드라인 구동회로의 동작을 제 5도의 타이밍도를 참조하여 설명하면, 라스신호(/RAS)(제 5 도(가))가 인에이블 되면서 어드레스가 입력되고, 이어 워드라인 드라이버 인에이블 신호(S1)(제 5 도(나))가 액티브 되면 노드1이 '로우' 상태(제 5 도(바))가 되어 P 모스 트랜지스터(P1)가 턴-온된다.The operation of the word line driver circuit of the present invention thus realized will be described with reference to the timing diagram of FIG. 5. When the address signal is inputted while the RAS signal / RAS (FIG. 5 (A)) is enabled, When the line driver enable signal S1 (FIG. 5 (B)) is active, the node 1 is in the low state (fifth degree (bar)) and the PMOS transistor P1 is turned on.
이에따라 상기 P 모스 트랜지스터(P1)를 통해 전압 VPP가 부스팅 단자로 인가되고(제 5 도(사)), 이 전압은 상기 어드레스에 의해 선정된 셀 블럭의 워드라인 구동부로 입력된다.Thus, the voltage V PP is applied to the boosting terminal via the PMOS transistor P1 (FIG. 5), and this voltage is input to the word line driver of the cell block selected by the address.
그런 다음 센스앰프 구동신호(제 5 도(나))가 '하이' 상태로 인에이블되면서 데이타를 증폭하며, 이러한 상태에서 센스앰프 동작신호에 따라 전압제어신호(S2)(제 5 도(마))가 '로우' 로 다운되 레벨 쉬프터부(40)로 입력되고, 다시 이 값에 의해 노드1의 상태가 '하이' 상태(제 5 도(바))로 천이되어, P 모스 트랜지스터(P1)가 차단되면서 부스팅 단자로 상기 전압 VPP가 차단된다.Then, the sense amplifier drive signal (FIG. 5 (B)) is enabled to the high state to amplify the data. In this state, the voltage control signal S2 Is shifted to the low level and is input to the level shifter 40. This state causes the node 1 to transition to the high state (fifth state (bar)), The voltage V PP is cut off by the boosting terminal.
이러한 상태를 가지고 워드라인에 에러가 발생하였는지 아닌지의 여부를 판단하게 되는데 만약 워드라인에 에러가 발생되었다면 현재까지 인가된던 전압은 모두 외부로 빠져 제 5 도(사)에 점선으로 도시된 바와 같이 부스팅 신호(PX)는 '로우' 상태로 천이되고, 전압제어신호 생성부(50)로 입력되는 부스팅 신호(PX)가 역시 '로우' 값이므로 전압제어신호 생성부(50)는 계속 '로우' 값인 전압제어신호(S2)로 출력한다. 따라서 에러가 발생된 워드라인에서는 부스팅 신호(제 5 도(사))가 연속적으로 '로우' 값을 유지하게 된다.With this state, it is determined whether or not an error has occurred in the word line. If an error occurs in the word line, all of the applied drain voltages are externally applied. As shown by the dotted line in FIG. 5 The boosting signal PX is transited to a low state and the boosting signal PX input to the voltage control signal generator 50 is also a low value so that the voltage control signal generator 50 continues to be low, And outputs the voltage control signal S2. Thus, in the word line where an error has occurred, the boosting signal (FIG. 5) continuously maintains a low value.
상기와 반대로 워드라인에 에러가 발생하지 않았다면 인가되었던 전압이 그대로 플로팅 상태로 남아있게 된다.On the contrary, if an error does not occur in the word line, the applied voltage remains in the floating state as it is.
상기와 같은 동작이 완료되면 에러가 발생된 워드라인은 리페어 회로에 의해 리던던시 워드라인과 교체되도록 하고, 에러가 발생되지 않은 워드라인은 제 1 라스신호(RAS1)(제 5 도(라))가 천이 상태에 따라 다시 '하이' 값으로 천이되어 워드라인에 전압이 인가되도록 한다.When the above operation is completed, the word line in which the error is generated is replaced by the redundancy word line by the repair circuit, and the word line in which the error is not generated is the first RAS signal RAS1 (FIG. 5 And the voltage is transited to the high level again according to the transition state so that the voltage is applied to the word line.
여기서 상기 제 1 라스신호(RAS1)는 도면에 도시된 바와 같이 라스신호(제 5 도(가))의 반전된 신호로써, 라스신호가 인에이블된 다음 다음 소정시간이 지난 후 인에이블 되는 신호이다.The first RAS signal RAS1 is an inverted signal of the RAS signal (FIG. 5 (A)) as shown in the drawing, and is a signal which is enabled after the LAS signal is enabled and the next predetermined time elapses .
이상에서 상세히 설명한 바와 같이 본 발명은 동시에 동작중이던 워드라인 중 어느 하나에 에러가 발생하여 리페어를 시켜야할 시, 종래에 동시에 동작중이던 워드라인을 모두 리페어 시켰던 비효율적인 방식을 감안하여, 워드라인을 동작시키고 난후, 상기 워드라인을 구동 소스부와 분리시켜 에러 발생여부를 감지하도록 하므로써 실제로 에러가 발생된 워드라인만을 찾아 리페어 시킬 수 있도록 하여 리페어 효율성을 향상시키는 이점이 있다.As described in detail above, according to the present invention, when an error occurs in any one of the word lines that are operating at the same time and repair is required, the word line is operated in consideration of an inefficient method of repairing all the word lines The word line is separated from the driving source unit to detect whether or not an error has occurred, so that only the word line in which an error has actually occurred can be found and repaired, thereby improving repair efficiency.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions and substitutions are possible, without departing from the scope and spirit of the invention as disclosed in the accompanying claims. You should see.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960080262A KR100224791B1 (en) | 1996-12-31 | 1996-12-31 | Word line driving circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960080262A KR100224791B1 (en) | 1996-12-31 | 1996-12-31 | Word line driving circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980060895A true KR19980060895A (en) | 1998-10-07 |
| KR100224791B1 KR100224791B1 (en) | 1999-10-15 |
Family
ID=19493514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960080262A KR100224791B1 (en) | 1996-12-31 | 1996-12-31 | Word line driving circuit |
Country Status (1)
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|---|---|
| KR (1) | KR100224791B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464745B1 (en) * | 2001-01-17 | 2005-01-06 | 가부시끼가이샤 도시바 | Semiconductor storage device formed to optimize test technique and redundancy technology |
| KR100833592B1 (en) * | 2006-12-27 | 2008-05-30 | 주식회사 하이닉스반도체 | Semiconductor memory device and the method of refresh for semiconductor memory |
-
1996
- 1996-12-31 KR KR1019960080262A patent/KR100224791B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464745B1 (en) * | 2001-01-17 | 2005-01-06 | 가부시끼가이샤 도시바 | Semiconductor storage device formed to optimize test technique and redundancy technology |
| KR100833592B1 (en) * | 2006-12-27 | 2008-05-30 | 주식회사 하이닉스반도체 | Semiconductor memory device and the method of refresh for semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100224791B1 (en) | 1999-10-15 |
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