KR100526455B1 - Semiconductor device including redundancy enable circuitry - Google Patents
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Abstract
본 발명은 리던던시 인에이블 회로를 포함하는 반도체장치에 관한 것으로서, 특히 본 발명의 장치는 디코더 프리챠지 신호에 응답하여 퓨즈 박스의 퓨즈들에 전원 전압을 인가하는 전원 공급 트랜지스터와, 어드레스 신호에 응답하여 구동되는 다수개의 트랜지스터들과, 상기 트랜지스터에 각각 직렬로 연결된 퓨즈들이 다수개 배치되어 있으며 전원 공급 트랜지스터와 연결된 퓨즈 박스와, 퓨즈 박스의 프로그래밍 상태에 따라 불량 메모리 셀을 리던던시 셀로 교체하기 위한 리던던시 셀 액세스 신호를 발생하는 출력부를 갖는 리던던시 인에이블회로를 포함하는 반도체장치에 있어서, 전원 공급 트랜지스터와 접지 단자 사이에 직렬로 연결되며 디코더 프리챠지 신호에 응답하여 퓨즈 박스의 퓨즈들에 접지 전압을 인가하는 접지 전압 공급 트랜지스터를 구비하며, 퓨즈 박스의 다수개의 어드레스 디코딩 트랜지스터의 기생 커패시터를 방지하고자 각 트랜지스터의 게이트에 해당 어드레스 신호가 인가되며 각 트랜지스터의 소스에 상기 게이트에 인가된 어드레스의 반전 신호가 인가된다. 이에 따라, 본 발명은 어드레스 디코딩 트랜지스터의 기생 커패시턴스로 인한 회로의 출력인 로우 또는 칼럼 인에이블 신호의 지연을 최소화한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device comprising a redundancy enable circuit, and more particularly, to an apparatus of the present invention in which a power supply transistor applies a power supply voltage to fuses of a fuse box in response to a decoder precharge signal, and in response to an address signal. A plurality of driven transistors, a plurality of fuses connected in series to each of the transistors, and a fuse box connected to a power supply transistor, and a redundancy cell access for replacing a defective memory cell with a redundancy cell according to a programming state of the fuse box. A semiconductor device comprising a redundancy enable circuit having an output for generating a signal, comprising: a ground connected in series between a power supply transistor and a ground terminal and applying a ground voltage to fuses in a fuse box in response to a decoder precharge signal; Voltage supply transistor And a corresponding address signal is applied to a gate of each transistor, and an inverted signal of an address applied to the gate is applied to a source of each transistor to prevent parasitic capacitors of a plurality of address decoding transistors of a fuse box. Accordingly, the present invention minimizes the delay of the row or column enable signal that is the output of the circuit due to the parasitic capacitance of the address decoding transistor.
Description
본 발명은 반도체 장치에 관한 것으로서, 특히 메모리 셀 테스트 후 불량 검출된 셀을 리던던시 셀로 대치하는 리페어 회로에 적용가능하며 불량 메모리 셀 블록에 교체되는 리던던시 메모리 셀 블록을 인에이블하는 리던던시 인에이블 회로를 포함하는 반도체장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and in particular, to a repair circuit that replaces a defective detected cell with a redundant cell after a memory cell test, and includes a redundancy enable circuit that enables a redundant memory cell block to be replaced with a defective memory cell block. It relates to a semiconductor device.
반도체 메모리 장치는 메모리의 리던던시 셀을 서브 어레이 블록별로 설치해두는데, 예를 들면 256K 셀 어레이마다 여분의 로(row)와 칼럼(column)을 미리 설치해 두어 결함이 발생하여 불량이 된 메모리 셀을 로/칼럼 단위로 리던던시 메모리 셀로 치환시킨다. 이를 위한 반도체 메모리 장치의 리페어 회로는 웨이퍼 제조 공정이 종료되면 테스트를 통해서 불량 메모리 셀을 골라내어 그에 해당하는 리던던시 셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부 회로에 행하며 이에 따라 실제 사용할 때에 불량 라인에 해당하는 어드레스가 입력되면 리던던시 셀의 라인으로 선택이 바뀌게 된다. 이러한 프로그램은 통상 레이저 빔으로 퓨즈를 절단하는 방식을 사용한다. In semiconductor memory devices, redundancy cells of memory are installed for each sub-array block. For example, redundant rows and columns are pre-installed for each 256K cell array. Replace with a redundancy memory cell in columns. The repair circuit of the semiconductor memory device for this purpose performs a programming in the internal circuit that selects a defective memory cell through a test and replaces it with an address signal of a corresponding redundancy cell when the wafer fabrication process is completed, thus corresponding to a defective line in actual use. When the address is inputted, the selection changes to a line of redundancy cells. Such programs typically use a method of cutting fuses with a laser beam.
도 1은 종래기술에 의한 로우 리던던시 인에이블 회로를 포함하는 반도체장치를 나타낸 회로도로서, 이는 로우 디코더 프리챠지 신호(RDP)에 응답하여 다수개의 퓨즈들이 병렬로 배치된 퓨즈 박스(20)에 전원 전압을 인가하는 전원 공급 트랜지스터(10)와, 어드레스 신호(AX9,AX9B,AX8,A8B,…,AX0)에 응답하여 구동되어 턴온시 접지 전압을 인가하는 다수개의 어드레스 디코딩 트랜지스터들(TR1,TR2,…,TR19,TR20), 상기 트랜지스터들에 각각 직렬로 다수개 배치되며 리던던시 셀로의 프로그램하는 퓨즈들(F1,F2,F3,…,F20)과, 그리고 상기 퓨즈 박스(20)의 출력을 반전하여 스페어 로우 인에이블 신호(SRE)를 발생하는 인버터(Inv1), 상기 인버터(Inv1)의 출력을 피이드백하여 다시 전원전압을 상기 인버터의 입력단에 인가하는 출력 보상 트랜지스터(12)로 구성된다.1 is a circuit diagram illustrating a semiconductor device including a low redundancy enable circuit according to the related art, which is a power supply voltage in a fuse box 20 in which a plurality of fuses are arranged in parallel in response to a low decoder precharge signal RDP. And a plurality of address decoding transistors TR1, TR2, ... that are driven in response to the address signals AX9, AX9B, AX8, A8B, ..., AX0 to apply a ground voltage at turn-on. Are arranged in series with each of the transistors TR19 and TR20, and inverts the outputs of the fuses F1, F2, F3, ..., F20 to the redundancy cell and the output of the fuse box 20. An inverter Inv1 generating the low enable signal SRE and an output compensation transistor 12 feeding back the output of the inverter Inv1 and applying a power supply voltage to the input terminal of the inverter again.
여기서, a는 전원 공급 트랜지스터(10)와 다수개의 퓨즈들(F1,F2,F3,…,F20)이 연결된 노드, b는 출력 보상 트랜지스터(12) 및 인버터(Inv1)가 상기 퓨즈들(F1,F2,F3,…,F20)과 연결된 노드를 가르키는 것이다.Here, a is a node to which the power supply transistor 10 and the plurality of fuses F1, F2, F3, ..., F20 are connected, and b is the output compensation transistor 12 and the inverter Inv1 are connected to the fuses F1, It points to the node connected to F2, F3, ..., F20).
도 2를 참조하여 도 1에 도시된 바와 같이 구성된 종래 로우 리던던시 액세스 인에이블 회로의 동작을 살펴보면 다음과 같다.Referring to FIG. 2, the operation of the conventional low redundancy access enable circuit configured as shown in FIG. 1 will be described.
우선, 퓨즈 박스(20) 내에 불량 어드레스를 대체할 퓨즈를 찾아서 해당 퓨즈를 절단(blowing)하여 프로그램한다. 이때, 다수개의 어드레스 디코딩 트랜지스터들(TR1,TR2,…,TR19,TR20)은 각 트랜지스터 게이트 입력단에 어드레스 각 비트의 논리값들이 입력되는 반면에 트랜지스터의 소스 쪽이 접지 단자와 연결되는 형태를 취하게 된다.First, a fuse to replace a bad address is found in the fuse box 20, and the fuse is blown and programmed. In this case, the plurality of address decoding transistors TR1, TR2,..., TR19, TR20 are configured such that the logic value of each bit of the address is input to each transistor gate input terminal while the source side of the transistor is connected to the ground terminal. do.
그리고, 로우 디코더 프리챠지 신호(RDP)의 로우레벨에 의해 전원 공급 트랜지스터(10)가 턴온되어 노드 a에 전원 전압을 인가하여 이 노드에는 하이레벨이 걸리게 된다. The power supply transistor 10 is turned on by the low level of the low decoder precharge signal RDP, and a power supply voltage is applied to the node a so that the node has a high level.
그러면, 상기 퓨즈 박스(20)의 해당 퓨즈가 프로그램된 상태이기 때문에 사상기 트랜지스터를 통해 노드 a에 걸리는 전압이 접지 단자로 빠지게 된다. 이에 노드 b에는 로우레벨이 걸리게 되어 결국 인버터(Inv1)를 통해 반전된 하이레벨의 스페어 로우 인에이블 신호(SRE)를 발생한다. Then, since the corresponding fuse of the fuse box 20 is programmed, the voltage applied to the node a through the mapper transistor falls to the ground terminal. Accordingly, the low level is applied to the node b to generate the high level spare low enable signal SRE inverted through the inverter Inv1.
반면에, 리던던시 셀로 대체시킬 필요가 없는 이유로 퓨즈 박스(20)의 퓨즈를 프로그램하지 않는 경우에는 노드 a에 전원 전압(Vcc)이 그대로 내려와서 하이레벨이 되며 인버터(Inv1)를 통해 반전된 하이레벨의 스페어 로우 인에이블 신호(SRE)를 발생한다.On the other hand, when the fuse of the fuse box 20 is not programmed for the reason that it is not necessary to replace it with a redundancy cell, the power supply voltage Vcc is lowered to the node a as it is, and becomes high level, and is inverted through the inverter Inv1. Generates a spare low enable signal SRE.
그러나, 종래의 반도체장치는 트랜지스터의 게이트, 즉 어드레스 입력단에 로우 레벨의 어드레스 신호가 입력되고 드레인 방향의 퓨즈가 절단되지 않는 경우에는 트랜지스터의 게이트 기생 커패시턴스가 발생하게 된다. 이 커패시턴스는 신호의 지연을 유발하게 된다.However, in the conventional semiconductor device, when the low level address signal is input to the gate of the transistor, that is, the address input terminal and the fuse in the drain direction is not cut, the gate parasitic capacitance of the transistor is generated. This capacitance will cause a delay in the signal.
좀더 상세하게 종래의 로우 리던던시 액세스 인에이블 회로를 갖는 반도체장치는 RDP가 들어 올 경우 도 1에서와 같이 퓨즈 박스(20) 내에서 퓨즈 절단이 안된 경우 퓨즈와 접지 단자 사이의 어드레스 디코딩 트랜지스터에 의해 상기 트랜지스터의 게이트 입력단이 로우레벨로 되어 결국 트랜지스터가 턴오프될 때 이 트랜지스터에는 게이트 기생 커패시턴스가 걸리게 되어 이로 인해 출력 단자를 통해 출력되는 SRE신호의 지연이 발생하게 된다.In more detail, the semiconductor device having the conventional low redundancy access enable circuit is described above by the address decoding transistor between the fuse and the ground terminal when the fuse is not cut in the fuse box 20 as shown in FIG. When the transistor's gate input stage is at a low level and eventually the transistor is turned off, the transistor has a gate parasitic capacitance, which causes a delay of the SRE signal output through the output terminal.
이에 따라 로우 디코더에 의한 워드라인 선택시 제어신호로 들어가는 신호의 지연으로 인해 이 신호를 제어신호로 사용하는 로우 승압 회로의 속도가 지연되는 악영향을 미쳤다. As a result, the delay of the signal entering the control signal when the word line is selected by the row decoder has a negative effect of delaying the speed of the low boost circuit using the signal as the control signal.
또한, 통상의 반도체장치에서 퓨즈를 사용하지 않거나 혹은 반도체 메모리 소자가 대용량화가 되면서 어드레스 입력단이 증가하게 되면 상술된 게이트 기생 커패시턴스로 인한 신호 지연은 회로 소자에 심각한 영향을 미치게 된다.In addition, if a fuse is not used in a conventional semiconductor device or an address input terminal is increased due to a large capacity of a semiconductor memory device, the signal delay due to the gate parasitic capacitance described above seriously affects the circuit device.
도 2는 도 1에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도로서, /RAS는 로우 액세스 스트로우브 신호, RAE는 로우 어드레스 인에이블 신호, Axij는 퓨즈 박스의 다수개의 어드레스 디코딩 트랜지스터의 게이트 입력 신호, RDP는 로우 디코더 프리챠지 신호, SRE는 스페어 로우 인에이블 신호 그리고, WL는 워드라인 신호를 나타낸 것이다.FIG. 2 is a timing diagram for describing an operation of the semiconductor device illustrated in FIG. 1, where / RAS is a low access strobe signal, RAE is a row address enable signal, and Axij is a gate input of a plurality of address decoding transistors of a fuse box. The signal, RDP, is a row decoder precharge signal, SRE is a spare row enable signal, and WL is a word line signal.
이를 참조하여 본 발명의 회로 동작을 상세히 설명하면, /RAS가 로우레벨로 천이하여 인에이블 상태가 되면 RAE가 하이레벨로 천이하여 활성화된다. 그리고, RDP신호도 활성화됨에 따라 노드 a가 Vcc로 프리챠지되는 동시에, Axji 신호로 표현되는 로우 어드레스 신호에 의해 어드레인 디코딩 트랜지스터들의 게이트에 디코딩된 값들이 입력되면 퓨즈 프로그램된 어드레스가 맞다면 노드 a의 Vcc전압이 그대로 노드 b로 전송되어 SRE신호가 로우 레벨로 된다.Referring to this, the circuit operation of the present invention will be described in detail. When the / RAS transitions to a low level and becomes an enabled state, the RAE transitions to a high level and is activated. As the RDP signal is also activated, the node a is precharged to Vcc and the decoded values are input to the gates of the address decoding transistors by the row address signal represented by the Axji signal. The Vcc voltage is transferred to node b as it is, and the SRE signal is brought low.
이때, 프로그램되지 않아서 절단되지 않는 퓨즈에 연결된 트랜지스터에 인가되는 Axij가 로우 레벨일 경우 트랜지스터에서 발생하는 게이트 기생 커패시턴스로 인한 시간지연으로 인해 SRE 신호가 지연된다. 즉, 도 2의 T2 만큼 시간지연이 발생하게 되어 결국 워드라인 인에이블 신호가 지연되어 승압 발생회로, 정상 디코더 디스에이블 회로 동작에 영향을 주어 워드라인 활성화 동작에 지연을 준다. At this time, when Axij is applied to a transistor connected to a fuse that is not programmed and is not cut, the SRE signal is delayed due to a time delay caused by the gate parasitic capacitance generated in the transistor. That is, a time delay occurs as much as T2 in FIG. 2, resulting in a delay in the word line enable signal, thereby affecting the boost generation circuit and the normal decoder disable circuit operation, thereby delaying the word line activation operation.
그러므로, 전체 회로측에서 살펴보면 로우 어드레스 인에이블 신호 인가부터 워드 라인이 활성화되는데 까지 걸리는 T3이 증가하게 되는 셈이다.Therefore, when viewed from the entire circuit side, T3 increases from applying the row address enable signal until the word line is activated.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 퓨즈 박스내의 어드레스 디코딩 트랜지스터의 게이트에 어드레스 디코딩 신호를 입력하면서 상기 트랜지스터의 소스에는 입력되는 어드레스 디코딩 신호의 반전 레벨을 입력함으로써 상기 트랜지스터의 게이트 단에 구동 전압이 인가되지 않고 연결 퓨즈가 프로그램되지 않을 경우에 해당 트랜지스터에 발생하는 게이트 기생 커패시턴스를 최소화할 수 있고, 또한 전원 전압에 대해 게이트 및 드레인이 각각 공통 연결되며 디코더 프리챠지 신호에 의해 퓨즈 박스에 접지 전압을 인가하는 트랜지스터를 상기 퓨즈박스와 전원 공급 트랜지스터 사이에 추가함으로써 회로의 디스에이블 상태를 안정화시키는 리던던시 인에이블 회로를 포함하는 반도체 장치를 제공하는데 있다. SUMMARY OF THE INVENTION An object of the present invention is to input an inversion level of an address decoding signal input to a source of the transistor while inputting an address decoding signal to a gate of an address decoding transistor in a fuse box to solve the problems of the prior art. When the driving voltage is not applied to the gate terminal and the connection fuse is not programmed, the gate parasitic capacitance generated in the transistor can be minimized. In addition, the gate and the drain are commonly connected to the power supply voltage, and the decoder precharge signal is applied. The present invention provides a semiconductor device including a redundancy enable circuit for stabilizing a disable state of a circuit by adding a transistor for applying a ground voltage to a fuse box between the fuse box and a power supply transistor.
상기 목적을 달성하기 위하여 본 발명은 디코더 프리챠지 신호에 응답하여 퓨즈 박스의 퓨즈들에 전원 전압을 인가하는 전원 공급 트랜지스터와, 어드레스 신호에 응답하여 구동되는 다수개의 트랜지스터들과, 상기 트랜지스터에 각각 직렬로 연결된 퓨즈들이 다수개 배치되어 있으며 전원 공급 트랜지스터와 연결된 퓨즈 박스와, 퓨즈 박스의 프로그래밍 상태에 따라 불량 메모리 셀을 리던던시 셀로 교체하기 위한 리던던시 셀 액세스 신호를 발생하는 출력부를 갖는 리던던시 인에이블회로를 포함하는 반도체장치에 있어서, 전원 공급 트랜지스터와 접지 단자 사이에 직렬로 연결되며 디코더 프리챠지 신호에 응답하여 퓨즈 박스의 퓨즈들에 접지 전압을 인가하는 접지 전압 공급 트랜지스터를 구비하며, 퓨즈 박스의 다수개의 어드레스 디코딩 트랜지스터의 기생 커패시터를 방지하고자 각 트랜지스터의 게이트에 해당 어드레스 신호가 인가되며 각 트랜지스터의 소스에 상기 게이트에 인가된 어드레스의 반전 신호가 인가되는 것을 특징으로 한다. 여기서, 상기 전원 공급 트랜지스터와 접지 전압 공급 트랜지스터는 서로 다른 MOS형 트랜지스터이다. In order to achieve the above object, the present invention provides a power supply transistor for applying a power supply voltage to fuses of a fuse box in response to a decoder precharge signal, a plurality of transistors driven in response to an address signal, and a series of the transistors. And a redundancy enable circuit having a plurality of fuses connected to each other, a fuse box connected to a power supply transistor, and an output unit generating a redundancy cell access signal for replacing a defective memory cell with a redundancy cell according to the programming state of the fuse box. A semiconductor device comprising: a ground voltage supply transistor connected in series between a power supply transistor and a ground terminal, the ground voltage supply transistor applying a ground voltage to fuses of a fuse box in response to a decoder precharge signal; Decoding tran In order to prevent parasitic capacitors of the jistor, a corresponding address signal is applied to a gate of each transistor, and an inversion signal of an address applied to the gate is applied to a source of each transistor. Here, the power supply transistor and the ground voltage supply transistor are different MOS transistors.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 일실시예에 따른 로우 리던던시 인에이블 회로를 포함하는 반도체장치를 나타낸 회로도로서, 이는 게이트에 로우 어드레스 디코딩 신호가 인가되며 소스에 상기 게이트에 인가된 어드레스의 반전 신호가 인가되도록 한쌍의 어드레스 디코딩 신호를 입력받는 다수개의 어드레스 디코딩 트랜지스터들(130a,130b)과, 상기 트랜지스터(130a,130b)에 각각 직렬로 연결된 퓨즈들이 다수개 배치되어 있는 퓨즈 박스(120a,120b)와, 로우 디코더 프리챠지(Row Decoder Precharge: 이하 RDP라 함)신호에 응답하여 퓨즈 박스(120a,120b)의 퓨즈들에 전원 전압을 인가하는 전원 공급 트랜지스터(100)와, 전원 공급 트랜지스터(100)와 접지 단자 사이에 직렬로 연결되며 RDP 신호에 응답하여 퓨즈 박스(120a,120b)의 퓨즈들에 접지 전압을 인가하는 접지 전압 공급 트랜지스터(110)와, 퓨즈 박스(120a,120b)의 퓨즈 프로그래밍 상태에 따라 불량 메모리 셀을 리던던시 셀로 교체하기 위한 스페어 로우 인에이블(Spare Row Enable)신호를 발생하는 출력부(140)로 구성되어 있다.3 is a circuit diagram illustrating a semiconductor device including a low redundancy enable circuit according to an exemplary embodiment of the present invention, in which a row address decoding signal is applied to a gate and an inversion signal of an address applied to the gate is applied to a source. A plurality of address decoding transistors 130a and 130b receiving a pair of address decoding signals, fuse boxes 120a and 120b in which a plurality of fuses connected in series to the transistors 130a and 130b are disposed, and row A power supply transistor 100 for applying a power supply voltage to the fuses of the fuse boxes 120a and 120b in response to a decoder Decoder Precharge signal (hereinafter referred to as RDP), a power supply transistor 100 and a ground terminal. A ground voltage supply transistor 110 connected in series between and applying a ground voltage to the fuses of the fuse boxes 120a and 120b in response to the RDP signal. And an output unit 140 for generating a spare row enable signal for replacing a defective memory cell with a redundancy cell according to the fuse programming states of the fuse boxes 120a and 120b.
상기와 같이 구성된 본 발명의 전원 공급 트랜지스터(100)와 접지 전압 공급 트랜지스터(110)는 각각 PMOS, NMOS형 트랜지스터이며, 참고적으로 리던던시 인에이블 회로의 어드레스 디코딩 트랜지스터들(130a,130b)과 퓨즈 박스(120a,120b)는 회로의 상단 부위에 홀수번째의 트랜지스터들(TR1,TR3,TR5,…,TR19) 및 퓨즈들(F1,F3,F5,…,F19)이 서로 직렬로 연결되며, 하단 부위에 짝수번째의 트랜지스터들(TR2,TR4,TR6,…,TR20) 및 퓨즈들(F2,F4,F6,…,F20)이 서로 직렬로 연결되도록 배치되어 있다. 또한, 출력부(140)는 종래 기술의 회로와 마찬가지로 상기 퓨즈 박스(20)의 출력을 반전하여 SRE 신호를 발생하는 인버터(Inv11), 상기 인버터(Inv11)의 출력을 피이드백하여 다시 전원전압을 상기 인버터의 입력단에 인가하는 출력 보상 트랜지스터(102)로 구성되어 있다.The power supply transistor 100 and the ground voltage supply transistor 110 of the present invention configured as described above are PMOS and NMOS transistors, respectively. For reference, the address decoding transistors 130a and 130b and the fuse box of the redundancy enable circuit are referred to. The transistors 120a and 120b have odd-numbered transistors TR1, TR3, TR5, ..., TR19 and fuses F1, F3, F5, ..., F19 connected to each other in series at the upper portion of the circuit. The even-numbered transistors TR2, TR4, TR6, ..., TR20 and fuses F2, F4, F6, ..., F20 are arranged in series with each other. In addition, the output unit 140 inverts the output of the fuse box 20 to generate an SRE signal by feeding back the output of the inverter Inv11 and the inverter Inv11, similarly to the circuit of the related art, and again supplies a power supply voltage. The output compensation transistor 102 is applied to the input terminal of the inverter.
한편, 본 발명의 회로 구성은 기존 리던던시 인에이블 회로와 비교하여 어드레스 디코딩 트랜지스터들(130a,130b)의 소스단에 접지 전압을 인가하지 않고 그 대신에 게이트 입력 단자에 인가되는 어드레스 디코딩 신호의 반전 레벨을 인가하여 한쌍의 어드레스 디코딩 신호를 사용한 점에서 구성상의 차이가 분명해진다.On the other hand, the circuit configuration of the present invention does not apply the ground voltage to the source terminal of the address decoding transistors 130a and 130b as compared with the existing redundancy enable circuit, but instead the inversion level of the address decoding signal applied to the gate input terminal. The difference in configuration is evident in that a pair of address decoded signals are used by applying.
이러한 회로 구성에 의해 본 발명은 불량으로 선택되지 않는 어드레스 디코딩 트랜지스터가 턴오프되더라도 이 트랜지스터의 소스에 접지 전압이 아닌 그 반대의 하이레벨의 전압을 인가하여 게이트 기생 커패시턴스를 보상해준다.With this circuit configuration, the present invention compensates the gate parasitic capacitance by applying a high level voltage, not the ground voltage, to the source of the transistor even when the address decoding transistor which is not selected to be defective is turned off.
도 3을 참조하여 본 발명의 동작 전반을 살펴보면, RDP 신호의 하이 레벨에 의해 전원 공급 트랜지스터(100)의 트랜지스터가 턴오프되어 노드 a에 Vcc가 인가되지 않는다. 그 대신에, 추가된 접지 전압 공급 트랜지스터(110)의 트랜지스터가 턴온되어 노드 a와 노드 b에 접지 전압을 인가하여 회로를 로우레벨로 디스에이블시켜 SRE 신호를 하이레벨로 하여 디스에이블 상태로 바꾸어 회로의 안정성을 증가시킨다.Referring to FIG. 3, the operation of the present invention will be described with reference to FIG. 3. The transistor of the power supply transistor 100 is turned off due to the high level of the RDP signal so that Vcc is not applied to the node a. Instead, the transistor of the added ground voltage supply transistor 110 is turned on to apply a ground voltage to node a and node b to disable the circuit to a low level, bring the SRE signal to a high level, and change the circuit to a disabled state. To increase its stability.
그리고, RDP 신호가 로우 레벨로 천이하면 전원 공급 트랜지스터(100)의 트랜지스터가 턴온되며 접지 전압 공급 트랜지스터(110)의 트랜지스터가 턴오프되어 노드 a가 Vcc로 프리챠지되어 있다가 어드레스 디코딩 트랜지스터들(130a,130b)의 게이트와 소스에 한쌍의 어드레스 비트값이 입력되면 퓨즈 박스(120a,120b)의 퓨즈가 프로그램되지 않더라도 트랜지스터의 게이트 기생 커패시턴스가 제거된다.When the RDP signal transitions to a low level, the transistor of the power supply transistor 100 is turned on, the transistor of the ground voltage supply transistor 110 is turned off, and the node a is precharged to Vcc. Then, the address decoding transistors 130a When a pair of address bit values are input to the gate and the source of 130b, the gate parasitic capacitance of the transistor is removed even if the fuses of the fuse boxes 120a and 120b are not programmed.
좀 더 구체적으로, 본 발명은 퓨즈 프로그램된 불량 어드레스가 AX9=1, AX8=0, AX7=0(AX9B=0, AX8B=1, AX7B=1)일 때 제 2퓨즈(F2), 제 3퓨즈(F3), 제 5퓨즈(F5)는 절단되는 반면에 제 1퓨즈(F1), 제 4퓨즈(F4), 제 6퓨즈(F6)는 절단되지 않는다. More specifically, the present invention relates to the second fuse F2 and the third fuse when the fuse programmed bad addresses are AX9 = 1, AX8 = 0, AX7 = 0 (AX9B = 0, AX8B = 1, AX7B = 1). F3 and the fifth fuse F5 are cut while the first fuse F1, the fourth fuse F4, and the sixth fuse F6 are not cut.
이때, 제 2트랜지스터(TR2), 제 3트랜지스터(TR3), 제 5트랜지스터(TR5)는 각각 AX9, AX8B, AX7B의 어드레스 값에 의해 턴온되며 제 1트랜지스터(TR1), 제 4트랜지스터(TR4), 제 6트랜지스터(TR6)는 AX9B, AX8, AX7에 의해 턴오프된다. At this time, the second transistor TR2, the third transistor TR3, and the fifth transistor TR5 are turned on by the address values of AX9, AX8B, and AX7B, respectively, and the first transistor TR1, the fourth transistor TR4, The sixth transistor TR6 is turned off by AX9B, AX8, and AX7.
그리고, 턴온된 트랜지스터들(TR2,TR3,TR5) 및 턴오프된 트랜지스터들(TR1,TR4,TR6)의 소스를 통해서 게이트 입력 단자의 신호와 반대되는 어드레스 신호가 입력되어 결국, 턴오프된 트랜지스터의 소스에 하이레벨의 신호값을 인가하여 트랜지스터에서 발생하는 게이트 기생 커패시턴스를 상쇄시킨다. In addition, an address signal opposite to the signal of the gate input terminal is input through the sources of the turned-on transistors TR2, TR3, and TR5 and the turned-off transistors TR1, TR4, and TR6. A high level signal value is applied to the source to cancel the gate parasitic capacitance that occurs in the transistor.
도 4는 본 발명의 다른 실시예에 따른 칼럼 리던던시 인에이블 회로를 포함하는 반도체장치를 나타낸 회로도로서, 이는 도 3의 회로 구성과 동일하지만 로우 어드레스 신호 대신에 칼럼 어드레스에 대한 제어 신호를 사용하고 있다. 4 is a circuit diagram illustrating a semiconductor device including a column redundancy enable circuit according to another embodiment of the present invention, which is the same as the circuit configuration of FIG. 3, but uses a control signal for a column address instead of a row address signal. .
도 4에 도시된 칼럼 리던던시 인에이블 회로는 칼럼 디코더 프리챠지(Column Decoder Precharge: 이하 CDP라 함) 신호 또는 다른 제어신호에 의해 스위칭되는 전원 공급 트랜지스터(200) 및 접지 전압 공급 트랜지스터(210)와, 게이트에 칼럼 어드레스 디코딩 신호가 인가되며 소스에 상기 게이트에 인가된 어드레스의 반전 신호가 인가되도록 한쌍의 어드레스 디코딩 신호를 입력받는 다수개의 어드레스 디코딩 트랜지스터들(230a,230b)과, 상기 트랜지스터(230a,230b)에 각각 직렬로 연결된 퓨즈들이 다수개 배치되어 있으며 전원 공급 트랜지스터(200)와 접지 전압 공급 트랜지스터(210)의 연결 노드에 상기 퓨즈들이 공통으로 연결된 퓨즈 박스(220a,220b)와, 퓨즈 박스(220a,220b)의 퓨즈 프로그래밍 상태에 따라 불량 메모리 셀을 리던던시 셀로 교체하기 위한 스페어 칼럼 인에이블(Spare Column Enable: 이하 SCE라 함)신호를 발생하도록 상기 퓨즈 박스(220a,220b)의 출력을 반전하여 SCE 신호를 발생하는 인버터(Inv21), 상기 인버터(Inv21)의 출력을 피이드백하여 다시 전원전압을 상기 인버터의 입력단에 인가하는 출력 보상 트랜지스터(202)를 갖는 출력부(140)로 구성되어 있다.The column redundancy enable circuit shown in FIG. 4 includes a power supply transistor 200 and a ground voltage supply transistor 210 that are switched by a column decoder precharge (CDP) signal or other control signal; A plurality of address decoding transistors 230a and 230b receiving a pair of address decoding signals so that a column address decoding signal is applied to a gate and an inverted signal of an address applied to the gate is applied to a source, and the transistors 230a and 230b And a plurality of fuses connected in series, respectively, and the fuse boxes 220a and 220b and the fuse box 220a connected to the connection nodes of the power supply transistor 200 and the ground voltage supply transistor 210 in common. Spare column in to replace a defective memory cell with a redundancy cell according to the fuse programming state of Inverts the outputs of the fuse boxes 220a and 220b so as to generate a Spar Column Enable (hereinafter referred to as SCE) signal and feeds back the outputs of the inverter Inv21 and the inverter Inv21 to generate the SCE signal. And an output unit 140 having an output compensation transistor 202 for applying a power supply voltage to an input terminal of the inverter.
상기와 같이 구성된 본 발명의 다른 실시예의 전원 공급 트랜지스터(200)와 접지 전압 공급 트랜지스터(210) 역시 각각 PMOS, NMOS형 트랜지스터이고, 어드레스 디코딩 트랜지스터들(230a,230b)과 퓨즈 박스(220a,220b) 또한 일 실시예의 회로 배치와 동일하게 한다. 그리고, 출력부(240)는 종래 기술의 회로와 마찬가지로 상기 퓨즈 박스의 출력인 노드 b의 신호를 반전해서 SRE 신호를 발생하는 인버터(Inv21), 상기 인버터(Inv21)의 출력을 피이드백하여 다시 전원전압을 상기 인버터의 입력단에 인가하는 출력 보상 트랜지스터(202)로 구성되어 있다.The power supply transistor 200 and the ground voltage supply transistor 210 of another embodiment of the present invention configured as described above are also PMOS and NMOS transistors, respectively, and address decoding transistors 230a and 230b and fuse boxes 220a and 220b. Also, the circuit arrangement of the embodiment is the same. The output unit 240 inverts the signal of the node b, which is the output of the fuse box, similarly to the circuit of the related art, and feeds back the outputs of the inverter Inv21 and the inverter Inv21 that generate the SRE signal, and then supplies power again. The output compensation transistor 202 applies a voltage to the input terminal of the inverter.
또한, 본 발명은 상기 일 실시예와 동일하게 상단 부위에 홀수 번째의 어드레스 디코딩 트랜지스터들(230a)(TR1,TR3,TR5,…,TR19)과, 이에 각각 연결된 퓨즈들(F1,F3,F5,…,F19)로 이루어진 퓨즈 박스(220a)가 배치되어 있고, 하단 부위에는 짝수번째의 어드레스 디코딩 트랜지스터들(230b)(TR2,TR4,TR6,…,TR20)과, 이에 각각 연결된 퓨즈들(F2,F4,F6,…,F20)로 이루어진 퓨즈 박스(220b)로 배치되어 있다. In addition, the present invention is the odd address decoding transistors 230a (TR1, TR3, TR5, ..., TR19) and the fuses F1, F3, F5, A fuse box 220a including F19 is disposed, and the lower portion of the even-numbered address decoding transistors 230b (TR2, TR4, TR6, ..., TR20) and the fuses F2, respectively connected thereto are provided. The fuse boxes 220b are formed of F4, F6, ..., F20.
그리고, 상기 홀수 번째의 트랜지스터들(230a)의 소스에는 게이트 입력단에 인가되는 칼럼 어드레스 디코딩 신호(AY8B,AY7B,AY6B,…,AY0B)의 반대값을 갖는 칼럼 어드레스 신호(AY8,AY7,AY6,…,AY0)가 인가되며, 짝수번째의 트랜지스터들(230b)의 소스에는 게이트 입력단에 인가되는 칼럼 어드레스 디코딩 신호(AY8,AY7,AY6,…,AY0)의 반대값을 갖는 칼럼 어드레스 신호(AY8B,AY7B,AY6B,…,AY0B)가 인가된다.In addition, the source of the odd-numbered transistors 230a has a column address signal AY8, AY7, AY6,... Having the opposite value of the column address decoding signals AY8B, AY7B, AY6B, AY0B applied to the gate input terminal. , AY0 is applied, and the column address signal (AY8B, AY7B) having the opposite value of the column address decoding signals (AY8, AY7, AY6, ..., AY0) applied to the gate input terminal to the source of the even-numbered transistors 230b. , AY6B, ..., AY0B) are applied.
이에 따라, 본 발명에 의한 칼럼 리던던시 인에이블 회로는 불량으로 선택되지 않는 어드레스 디코딩 트랜지스터가 턴오프되더라도 이 트랜지스터의 소스에 접지 전압이 아닌 게이트에 인가되는 어드레스 신호의 반대값인 하이레벨의 전압을 인가하여 트랜지스터의 게이트에 발생되는 기생 커패시턴스를 보상해준다.Accordingly, the column redundancy enable circuit according to the present invention applies a high level voltage, which is the opposite value of the address signal applied to the gate, not the ground voltage, to the source of the transistor even if an address decoding transistor that is not selected as bad is turned off. This compensates for parasitic capacitance generated at the gate of the transistor.
이로 인해 데이터 버스라인의 동작 속도에 영향을 미치는 SCE신호의 속도 향상에 도움을 주어 반도체 소자의 특성을 향상시킨다.This helps to improve the speed of the SCE signal which affects the operating speed of the data busline, thereby improving the characteristics of the semiconductor device.
또한, 본 발명은 새롭게 추가된 접지 전압 공급 트랜지스터에 의해 CDP신호가 하이레벨로 될 경우 노드 a와 노드 b에 로우 레벨을 인가하여 출력부(240)를 통해 하이레벨의 SCE신호를 발생하여 칼럼 리던던시 인에이블회로를 확실하게 디스에이블시켜 회로의 안정성을 증가시킨다. In addition, in the present invention, when the CDP signal becomes a high level by the newly added ground voltage supply transistor, a low level is applied to the nodes a and b to generate a high level SCE signal through the output unit 240 to generate column redundancy. The enable circuit is reliably disabled to increase the stability of the circuit.
상기한 바와 같이 본 발명의 리던던시 인에이블 회로를 포함하는 반도체장치를 이용하게 되면, 어드레스 디코딩 트랜지스터에 발생하는 게이트 기생 커패시턴스를 최소화할 수 있고, 또한 전원 공급 트랜지스터가 구동되지 않을 때 퓨즈 박스로 접지 전압을 인가하는 트랜지스터를 추가 구비함으로써 회로의 디스에이블 상태를 안정화시킬 수 있다. As described above, when the semiconductor device including the redundancy enable circuit of the present invention is used, the gate parasitic capacitance generated in the address decoding transistor can be minimized, and the ground voltage is supplied to the fuse box when the power supply transistor is not driven. It is possible to stabilize the disable state of the circuit by further providing a transistor for applying.
이에 따라, 본 발명은 어드레스 디코딩 트랜지스터의 기생 커패시턴스로 인한 회로의 출력인 로우 또는 칼럼 인에이블 신호의 지연을 최소화하여 반도체장치의 속도 증가를 가져와서 제품의 특성을 향상시킬 수 있는 효과가 있다. Accordingly, the present invention has the effect of minimizing the delay of the row or column enable signal, which is the output of the circuit due to the parasitic capacitance of the address decoding transistor, thereby increasing the speed of the semiconductor device and improving the characteristics of the product.
도 1은 종래기술에 의한 로우 리던던시 인에이블 회로를 포함하는 반도체장치를 나타낸 회로도,1 is a circuit diagram showing a semiconductor device including a low redundancy enable circuit according to the prior art;
도 2는 도 1에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도, FIG. 2 is a timing diagram for describing an operation of the semiconductor device shown in FIG. 1;
도 3은 본 발명의 일실시예에 따른 로우 리던던시 인에이블 회로를 포함하는 반도체장치를 나타낸 회로도,3 is a circuit diagram illustrating a semiconductor device including a low redundancy enable circuit according to an embodiment of the present invention;
도 4는 본 발명의 다른 실시예에 따른 칼럼 리던던시 인에이블 회로를 포함하는 반도체장치를 나타낸 회로도.4 is a circuit diagram illustrating a semiconductor device including a column redundancy enable circuit according to another embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
100, 200: 전원 공급 트랜지스터100, 200: power supply transistor
110, 210: 접지 전압 공급 트랜지스터110, 210: ground voltage supply transistor
120a, 120b, 220a, 220b: 퓨즈 박스120a, 120b, 220a, 220b: fuse box
130a, 130b, 230a, 230b: 다수개의 어드레스 디코딩 트랜지스터130a, 130b, 230a, 230b: multiple address decoding transistors
140, 240: 출력부140, 240: output section
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