KR19980060603A - Manufacturing method of fine pattern of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 미세패턴 제조방법에 관한 것으로, 반도체 기판에 산화막의 재질로 이루어진 피식각층 상부에 일정 두께의 하층감광막과 임시보호막, 상층감광막을 형성한 다음, 불소분위기에서 임시보호막을 식각하고 산소 플라즈마를 이용하여 하층감광막을 식각한 후, 금속배선용 콘택홀을 형성함으로써 금속배선용 산화막 콘택형성시 과도식각에 따른 줄무늬 형상을 방지하여 정확한 임계치수 조절 및 금속배선이 원할한 증착을 가능케하여 반도체 소자의 신뢰성을 향상시키는 기술에 관한 것이다.The present invention relates to a method of manufacturing a fine pattern of a semiconductor device, and to form a lower layer photosensitive film, a temporary protective film, an upper photosensitive film of a predetermined thickness on the etching target layer of the oxide film on the semiconductor substrate, and then etching the temporary protective film in a fluorine atmosphere After etching the lower photoresist film using oxygen plasma, forming contact hole for metal wiring, prevents streaks due to excessive etching when forming oxide film contact for metal wiring, enabling accurate critical dimension control and smooth deposition of metal wiring. It relates to a technique for improving the reliability of.
Description
본 발명은 반도체 소자의 미세패턴 제조방법에 관한 것으로, 보다 상세하게는 금속배선용 산화막 콘택형성시 과도식각에 따른 줄무늬 현상을 방지함으로써 정확한 임계치수 조절 및 금속배선의 원활한 증착을 가능케하여 반도체 소자의 신뢰성을 향상시키는 기술에 관한 것이다.The present invention relates to a method for manufacturing a fine pattern of a semiconductor device, and more particularly, to prevent streaks due to excessive etching when forming oxide contacts for metal wiring, thereby enabling accurate threshold size control and smooth deposition of metal wiring, thereby ensuring reliability of the semiconductor device. It is about a technique to improve.
일반적으로, 반도체 소자의 금속배선 공정에서 미세콘택을 식각하기 위해 원자외선(Deep Ultraviolet)용 감광물질을 사용시 금속배선 콘택식각 공정을 거치게 되면 콘택측벽에 줄무늬가 생기는 스트라이에이션(striation) 현상이 발생하게 된다.In general, when a photoresist for deep ultraviolet is used to etch a fine contact in a metallization process of a semiconductor device, a metallization contact etching process causes a striation phenomenon to occur in which contact side walls are streaked. do.
이러한 금속배선 콘택측벽에 발생하는 줄무늬 현상은 정확한 임계치수(Critical Dimension) 조절이 어렵게 하며, 금속배선 형성공정시 콘택을 충분히 채우지 못하게 되어 금속배선의 신뢰성을 감소시킨다.Striping phenomenon occurring on the sidewalls of the metallization contacts makes it difficult to accurately control the critical dimension, and the metallization formation process does not sufficiently fill the contacts, thereby reducing the reliability of the metallization.
도 1a 내지 도 1c는 종래의 금속배선용 콘택형성시 발생하는 문제점을 도시한 공정단면도이다.1A to 1C are cross-sectional views illustrating a problem occurring when forming a contact for a conventional metal wiring.
먼저, 도 1a 는 반도체 기판(10) 상부에 일정 두께의 산화막(12)을 형성하고, 콘택용 감광막패턴(14)을 형성한 공정단면도이다.First, FIG. 1A is a cross-sectional view of a process in which an oxide film 12 having a predetermined thickness is formed on a semiconductor substrate 10 and a contact photoresist film pattern 14 is formed.
도 1b 는 상기 콘택용 감광막패턴(14)을 마스크로 이용하여 식각한 후의 공정단면도이다.FIG. 1B is a cross-sectional view of the process after etching by using the contact photoresist pattern 14 as a mask.
도 1c 는 상기 감광막패턴(14)을 마스크로 이용하여 식각시 깍여나간 부분의 산화막(12)이 불규칙적으로 식각된 상태의 평면도이다.FIG. 1C is a plan view of the oxide film 12 of the cut-out portion irregularly etched using the photosensitive film pattern 14 as a mask.
상기와 같이 종래의 금속배선 콘택형성시 원자외선용 감광물질을 사용하면 산화막 콘택 식각시 사용되는 CxFy계통의 가스를 사용할 때 원자외선 물질에 대한 산화막의 식각 선택비가 낮고, 원자외선의 균일도가 좋지 않아 콘택식각시 과도하게 식각하게 되면 줄무늬 현상이 발생하여 반도체 소자의 신뢰성이 저하되는 문제점이 있다.As described above, when the photosensitive material for ultraviolet rays is used to form a metal wire contact, the etching selectivity of the oxide film to the far ultraviolet material is low when using a gas of the C x F y system, which is used for etching the oxide contact, and the uniformity of the ultraviolet ray is low. If the contact is excessively etched due to poor etching, a stripe phenomenon occurs and the reliability of the semiconductor device is deteriorated.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 반도체 기판에 산화막의 재질로 이루어진 피식각층 상부에 일정 두께의 하층감광막과 임시보호막, 상층감광막을 형성한 다음, 불소분위기에서 임시보호막을 식각하고 산소 플라즈마를 이용하여 하층감광막을 식각한 후, 금속배선용 콘택홀을 형성함으로써 금속배선용 산화막 콘택형성시 과도식각에 따른 경계 부분이 울퉁불퉁해지는 줄무늬 현상을 방지하여 정확한 임계치수 조절 및 금속배선이 원할한 증착을 가능케하여 반도체 소자의 신뢰성을 향상시키는 반도체 소자의 미세패턴 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention is to solve the above problems to form a lower layer photosensitive film, a temporary protective film, an upper photosensitive film of a predetermined thickness on the etching layer of the oxide film on the semiconductor substrate, and then etching the temporary protective film in a fluorine atmosphere and oxygen After etching the lower layer photoresist using plasma, the contact hole for metal wiring is formed to prevent streaks due to the excessive etching when forming the oxide contact for metal wiring, so that accurate critical dimension control and smooth deposition of metal wiring can be achieved. It is an object of the present invention to provide a method for manufacturing a fine pattern of a semiconductor device, which makes it possible to improve the reliability of the semiconductor device.
도 1a 내지 도 1c 는 종래의 금속배선용 콘택형성시 발생하는 문제점을 도시한 공정단면도,1A to 1C are cross-sectional views illustrating a problem occurring when forming a contact for a conventional metal wiring;
도 2 는 본 발명의 일실시예에 따른 미세패턴이 형성된 반도체 소자의 단면도.2 is a cross-sectional view of a semiconductor device having a fine pattern according to an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10, 20 : 반도체 기판12 : 산화막10, 20: semiconductor substrate 12: oxide film
14 : 감광패턴막22 : 피식각층14 photosensitive pattern film 22 etched layer
24 : 하층감광막26 : 임시보호막24: lower photosensitive film 26: temporary protective film
28 : 상층감광막패턴30 : 콘택홀28: upper photoresist pattern 30: contact hole
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 미세패턴 제조방법은 반도체 기판의 상부에 피식각층을 형성하는 공정과, 상기 피식각층 상부에 하층감광막을 형성하는 공정과, 상기 하층감광막 상부에 임시보호막을 형성하는 공정과, 상기 임시보호막 상부에 상층감광막 패턴을 형성하는 공정과, 상기 상층감광막 패턴을 마스크로 이용하여 상기 임시보호막을 불소분위기에서 식각하여 임시보호막 패턴을 형성하는 공정과, 상기 임시보호막 패턴에 의해 노출되어 있는 하층감광막을 산소 플라즈마로 식각하여 하층 감광막 패턴을 형성하는 공정과, 상기 하층감광막 패턴과 임시 보호막 패턴을 마스크로 피식각층을 식각하여 콘택홀을 형성하는 공정을 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a micropattern of a semiconductor device according to the present invention includes a process of forming an etched layer on an upper portion of a semiconductor substrate, a process of forming a lower photoresist film on an upper portion of the etched layer, and a temporary upper portion of the lower photoresist film. Forming a protective film; forming an upper photosensitive film pattern on the temporary protective film; forming a temporary protective film pattern by etching the temporary protective film in a fluorine atmosphere using the upper photosensitive film pattern as a mask; Etching the lower photoresist film exposed by the protective film pattern with oxygen plasma to form a lower photoresist film pattern; and forming a contact hole by etching the etched layer using the lower photoresist film pattern and the temporary protective film pattern as a mask. It features.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 미세패턴 제조방법에 대하여 상세히 설명하기로 한다.Hereinafter, a method for manufacturing a fine pattern of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2 는 본 발명의 일실시예에 따른 반도체 소자의 미세패턴 공정단면도이다.2 is a cross-sectional view illustrating a fine pattern of a semiconductor device according to an embodiment of the present invention.
먼저, 반도체 기판(20) 상부에 산화막의 재질로 이루어진 금속배선용 피식각층(22)을 형성한 다음, 하층감광막(24)과 임시보호막(26) 및 상층감광막패턴(28)을 순차적으로 형성한다.First, an etching target layer 22 formed of an oxide film is formed on the semiconductor substrate 20, and then the lower photosensitive layer 24, the temporary protective layer 26, and the upper photosensitive layer pattern 28 are sequentially formed.
여기서, 상기 하층감광막(24)과 상층감광막 패턴(28)은 원자외선용(Deep Ultraviolet) 감광물질로 형성하되, 상기 하층감광막(24)은 0.5~1.5㎛ 두께로 120℃~320℃ 온도에서 형성한다.Here, the lower photoresist film 24 and the upper photoresist film pattern 28 are formed of deep ultraviolet photosensitive material, but the lower photoresist film 24 is formed at a temperature of 120 ° C. to 320 ° C. with a thickness of 0.5 to 1.5 μm. do.
또한, 상기 상층감광막 패턴(28)은 0.5 ㎛ 두께로 형성되며, 상기 임시보호막(26)은 SOG막(Spin On Glass), 플라즈마 산화막, 질화막 또는 다결정 실리콘막 등으로 형성한다.In addition, the upper photoresist layer pattern 28 is formed to a thickness of 0.5 ㎛, the temporary protective layer 26 is formed of a SOG film (Spin On Glass), plasma oxide film, nitride film or polycrystalline silicon film.
다음, 상기 상층감광막 패턴(28)을 마스크로 이용하여 상기 임시보호막(26)을 불소(F) 분위기에서 식각하여 임시보호막(26) 패턴을 형성한다.Next, using the upper photoresist pattern 28 as a mask, the temporary protective layer 26 is etched in a fluorine (F) atmosphere to form a temporary protective layer 26 pattern.
그 다음, 상기 하층감광막(24)을 산소(O2) 플라즈마를 이용하여 식각하게 되면 상기 임시보호막(26)이 식각선택비의 차에 의해 식각되어 제거되어 하층감광막(24) 패턴이 형성된다.Subsequently, when the lower layer photoresist layer 24 is etched using oxygen (O 2 ) plasma, the temporary protective layer 26 is etched and removed by a difference in etching selectivity to form a lower layer photoresist layer 24 pattern.
다음, 상기 피식각층(22)을 식각하여 금속배선용 콘택홀(30)을 형성하여 본 발명에 따른 미세패턴 제조공정을 완료한다.Next, the etching target layer 22 is etched to form a contact hole 30 for metal wiring to complete the micropattern manufacturing process according to the present invention.
여기서, 과도식각을 하더라도 상기 하층감광막(24)의 하부에 형성된 피식각층(22)이 노출되지 않아 줄무늬 현상을 방지할 수 있다.(도 2)Here, even if excessive etching is performed, the etched layer 22 formed under the lower layer photoresist layer 24 is not exposed, thereby preventing streaking.
상기한 바와 같이 본 발명에 따른 반도체 소자의 미세패턴 제조방법은 금속배선용 산화막 콘택형성시 과도식각에 따른 줄무늬 현상을 방지함으로써 정확한 임계치수 조절 및 금속배선의 원활한 증착을 가능케하여 반도체 소자의 신뢰성을 향상시키는 효과가 있다.As described above, the method of manufacturing a micropattern of a semiconductor device according to the present invention improves the reliability of a semiconductor device by enabling accurate threshold dimension control and smooth deposition of metal wiring by preventing streaks due to excessive etching when forming oxide contacts for metal wiring. It is effective to let.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100443357B1 (en) * | 2002-03-30 | 2004-08-09 | 주식회사 하이닉스반도체 | Method for adjustment critical dimension of pattern |
-
1996
- 1996-12-31 KR KR1019960079965A patent/KR19980060603A/en not_active Application Discontinuation
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| KR100443357B1 (en) * | 2002-03-30 | 2004-08-09 | 주식회사 하이닉스반도체 | Method for adjustment critical dimension of pattern |
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