KR19980059215A

KR19980059215A - Noise reduction circuit

Info

Publication number: KR19980059215A
Application number: KR1019960078552A
Authority: KR
Inventors: 김동준; 변명현; 조원영; 이현우
Original assignee: 이우복; 사단법인 고등기술연구원연구조합
Priority date: 1996-12-31
Filing date: 1996-12-31
Publication date: 1998-10-07

Abstract

본 발명은 노이즈 제거 범위를 적절히 선택할 수 있고 구조가 간단하며 재설계 등의 번거로움이 없는 노이즈 제거회로에 관한 것이다. 본 발명의 노이즈 게거회로는 입력되는 클럭신호(CLK)를 각기 다른 주파수를 갖는 복수개의 클럭신호로 분주하는 분주회로(1)와, 입력되는 멀티플렉서 제어신호에 따라 상기 분주회로(1)에 의해 분주된 각기 다른 주파수를 갖는 8개의 클럭신호중에서 하나를 선택하는 멀티플렉서(MUX, 2) 및, 이 멀티플렉서(2)로부터 공급되는 클럭신호를 기준클럭으로 하여 입력신호의 노이즈성분을 제거하는 필터회로(3)를 갖추어 구성되어 있다.The present invention relates to a noise canceling circuit which can appropriately select a noise canceling range, has a simple structure, and hassle-free redesign. According to an embodiment of the present invention, the noise gathering circuit divides an input clock signal CLK into a plurality of clock signals having different frequencies, and divides the division signal by the division circuit 1 according to an input multiplexer control signal. A multiplexer (MUX) 2 for selecting one of eight clock signals having different frequencies, and a filter circuit for removing noise components of the input signal using the clock signal supplied from the multiplexer 2 as a reference clock (3). ) Is configured.

Description

Noise reduction circuit

본 발명은 노이즈 제거회로에 관한 것으로, 특히 대부분의 노이즈는 짧은 시간폭을 갖는다는 점을 이용하여 인크리멘탈 엔코더의 신호처리시에 엔코더신호에 실리는 일정시간 이하의 펄스폭을 갖는 노이즈를 제거할 수 있는 노이즈 제거회로에 관한 것이다.The present invention relates to a noise canceling circuit. In particular, most of the noise has a short time width to remove noise having a pulse width less than or equal to a predetermined time carried in an encoder signal during signal processing of an incremental encoder. The present invention relates to a noise canceling circuit capable of doing so.

일반적으로, 인크리멘탈 엔코더의 신호처리시에 엔코더신호에는 일정시간 이하의 펄스폭을 갖는 노이즈가 실리기 때문에, 이러한 노이즈를 제거하기 위한 노이즈 제거회로를 인크리멘탈 엔코더의 출력측에 설치하도록 하고 있다.In general, since an encoder signal carries noise having a pulse width of less than a predetermined time during signal processing of an incremental encoder, a noise removing circuit for removing such noise is provided on the output side of the incremental encoder.

현재, 가장 많이 사용되고 있는 노이즈 제거회로로서는 저항과 콘덴서를 이용한 아날로그방식의 것과, 노이즈 제거 시간폭이 고정되어 있는 디지탈방식의 것이 있다. 그렇지만, 저항과 콘덴서를 이용한 아날로그 방식의 것에서는, RC시정수에 의해서 노이즈 제거범위가 고정된다는 문제가 있다. 또, 노이즈 제거 시간폭이 고정되어 있는 디지탈방식의 것에서는, 설계변경은 가능하지만, 분주회로를 사용하고 있지 않기 때문에, 노이즈 제거범위를 변경하고자 할 때는 노이즈 제거회로를 재설계하지 않으면 안된다는 문제가 있다.Currently, the most commonly used noise canceling circuits include analog ones using resistors and capacitors, and digital ones with fixed noise removal time widths. However, in the analog system using a resistor and a capacitor, there is a problem that the noise removal range is fixed by the RC time constant. In addition, in the digital system having a fixed noise removal time width, the design can be changed. However, since the frequency division circuit is not used, the problem is that the noise removal circuit must be redesigned when the noise removal range is changed. have.

상술한 바와 같이, 기존의 노이즈 제거회로는 아날로그 방식의 것에서는 RC시정수에 의해서 노이즈 제거범위가 고정된다는 문제가 있고, 디지탈방식의 것에서는 설계변경은 가능하지만 분주회로를 사용하고 있지 않기 때문에 노이즈 제거범위를 변경하고자 할 때 노이즈 제거회로를 재설계하지 않으면 안된다는 문제가 있었다.As described above, the conventional noise elimination circuit has a problem that the noise elimination range is fixed by the RC time constant in the analog type, and the design can be changed in the digital type but the noise is not used because the division circuit is not used. There was a problem that the noise cancellation circuit had to be redesigned when the removal range was changed.

본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로, 노이즈 제거 범위를 적절히 선택할 수 있고 구조가 간단하며 재설계 등의 번거로움이 없는 노이즈 제거회로를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a noise elimination circuit capable of appropriately selecting a noise elimination range, having a simple structure, and having no redesign.

도 1은 본 발명에 따른 노이즈 제거회로의 블록도,1 is a block diagram of a noise removing circuit according to the present invention;

도 2는 도 1의 분주회로를 구체적으로 나타낸 회로구성도,2 is a circuit diagram illustrating in detail the frequency division circuit of FIG. 1;

도 3은 엔코더신호에 노이즈가 실린 상태를 설명하기 위한 파형도,3 is a waveform diagram for explaining a state in which noise is applied to an encoder signal;

도 4는 도 1의 필터회로를 구체적으로 나타낸 회로구성도이다.FIG. 4 is a circuit diagram illustrating the filter circuit of FIG. 1 in detail.

*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1: 분주회로, 2: 멀티플렉서(MUX),1: divider circuit, 2: multiplexer (MUX),

3:필터회로3: filter circuit

상기 목적을 달성하기 위한 본 발명에 따른 노이즈 제거회로는 입력되는 클럭신호를 각기 다른 주파수를 갖는 복수개의 클럭신호로 분주하는 분주회로(1)와, 입력되는 제어신호에 따라 상기 분주회로(1)에 의해 분주된 각기 다른 주파수를 갖는 복수개의 클럭신호중에서 하나를 선택하는 선택수단(2) 및, 이 선택수단(2)으로부터 공급되는 클럭신호를 기준클럭으로 하여 입력신호의 노이즈성분을 제거하는 필터회로(3)를 구비한 것을 특징으로 한다.In order to achieve the above object, a noise canceling circuit according to the present invention includes a division circuit (1) for dividing an input clock signal into a plurality of clock signals having different frequencies, and the division circuit (1) according to an input control signal. Selecting means (2) for selecting one of a plurality of clock signals having different frequencies divided by < RTI ID = 0.0 > and < / RTI > and a filter for removing noise components of the input signal using the clock signal supplied from the selecting means 2 as a reference clock. It is characterized by including the circuit (3).

또 상기 분주회로(1)는 입력클럭신호(CLK)가 제1단의 T형 플립플롭의 클럭입력단에 입력되고, 제1단의 T형 플립플롭의 출력이 제2단의 T형 플립플롭의 클럭입력단에 입력되며, 제2단의 T형 플립플롭의 출력이 제3단의 T형 플립플롭의 클럭입력단에 입력되고, ……, 제2ⁿ-1(여기서, n≥1)단의 T형 플립플롭의 출력이 제2ⁿ단의 T형 플립플롭의 클럭입력단에 입력되는 등과 같이 하여 서로 직렬로 접속된 2ⁿ개의 T형 플립플롭을 갖추어 구성되고, 제1 내지 제2ⁿ단의 2ⁿ개의 T형 플립플롭의 각 출력신호를 분주된 클럭신호로서 사용하고 있다.In the division circuit 1, the input clock signal CLK is input to the clock input terminal of the T-type flip-flop at the first stage, and the output of the T-type flip-flop at the first stage is supplied to the T-type flip-flop at the second stage. Is inputted to the clock input terminal, and the output of the T-type flip-flop of the second stage is input to the clock input terminal of the T-type flip-flop of the third stage. … , The 2 ⁿ -1 (where, n≥1) terminal of the T flip-flop output to the 2 ⁿ 2 ⁿ of the T-type connected in series to each other, such as the stage of input to the clock input terminal of the T flip-flop of A flip-flop is provided and each output signal of 2 ⁿ T-type flip-flops in the first to second ⁿ stages is used as the divided clock signal.

이하에는 첨부한 도면을 참조하여 본 발명의 양호한 실시예에 대해서 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 인크리멘탈 엔코더의 출력측에 적용되어 이 인크리멘탈 엔코더에 의해 엔코드된 엔코더신호에 실린 노이즈를 제거할 수 있는 본 발명에 따른 노이즈 제거회로의 블록도이다.1 is a block diagram of a noise removing circuit according to the present invention that is applied to the output side of an incremental encoder and can remove noise carried in an encoder signal encoded by the incremental encoder.

이 노이즈 제거회로는 입력되는 클럭신호(CLK, 예컨대, 전동기 제어기의 CPU클럭인 60㎒)를 각기 다른 주파수를 갖는 복수개(본 예에서는 8개)의 클럭신호로 분주하는 분주회로(1)와, 입력되는 멀티플렉서 제어신호에 따라 상기 분주회로(1)에 의해 분주된 각기 다른 주파수를 갖는 8개의 클럭신호중에서 하나를 선택하는 멀티플렉서(MUX, 2) 및, 이 멀티플렉서(2)로부터 공급되는 클럭신호 기준클럭으로 하여 입력신호(도시하지 않은 인크리멘탈 엔코더에 의해 신호처리된 엔코더신호)의 노이즈성분을 제거하는 필터회로(3)를 갖추어 구성되어 있다.The noise canceling circuit comprises a frequency divider circuit 1 for dividing an input clock signal (CLK, for example, 60 MHz, which is a CPU clock of an electric motor controller) into a plurality of clock signals having different frequencies (eight in this example); A multiplexer (MUX) 2 for selecting one of eight clock signals having different frequencies divided by the division circuit 1 according to an input multiplexer control signal, and a clock signal reference supplied from the multiplexer 2 The filter circuit 3 is configured to remove noise components of an input signal (encoder signal processed by an incremental encoder not shown) as a clock.

도 2는 도 1의 분주회로를 구체적으로 나타낸 회로구성도이다. 분주회로(1)는 입력클럭신호(CLK)가 제1단의 T형 플립플롭(41)의 클럭입력단에 입력되며, 제1단의 T형 플립플롭(41)의 출력(Q)이 제2단의 T형 플립플롭(40)의 클럭입력단에 입력되고, 제2단의 T형 플립플롭(40)의 출력(Q)이 제3단의 T형 플립플롭(43)의 클럭입력단에 입력되며, ……, 제7단의 T형 플립플롭(50)의 출력(Q)이 제8단의 T형 플립플롭(53)의 클럭입력단에 입력되는 등과 같이 하여 서로 직렬로 접속된 8개의 T형 플립플롭을 갖추어 구성되고, 제1 내지 제8의 8개의 T형 플립플롭의 각 출력신호를 분주된 클럭신호로서 사용하고 있다. 본 예에서는,분주회로(1)는 입력클럭신호(CLK)로서 60㎱(즉, 60㎒)를 사용하고 있으므로, 따라서 120㎱, 240㎱, 480㎱, 960㎱, 1.9㎲, 3.8㎲, 7.7㎲, 15.4㎲의 주기를 갖는 8개의 클럭신호를 출력한다. 이들 클럭신호는 멀티플렉서(2)의 제어신호에 따라 어느 한 신호가 선택되어 필터회로(3)의 기준클럭으로서 제공된다.FIG. 2 is a circuit diagram illustrating the frequency divider circuit of FIG. 1 in detail. In the frequency dividing circuit 1, the input clock signal CLK is input to the clock input terminal of the T-type flip-flop 41 of the first stage, and the output Q of the T-type flip-flop 41 of the first stage is second. Input to the clock input terminal of the T-type flip-flop 40 of the stage, the output (Q) of the T-type flip-flop 40 of the second stage is input to the clock input terminal of the T-type flip-flop 43 of the third stage ,… … 8 T-type flip-flops connected in series with each other such that the output Q of the seventh stage T-type flip-flop 50 is input to the clock input terminal of the eighth stage T-type flip-flop 53. Each output signal of the first to eighth T-type flip-flops is used as a divided clock signal. In this example, since the frequency division circuit 1 uses 60 Hz (i.e., 60 MHz) as the input clock signal CLK, therefore, 120 Hz, 240 Hz, 480 Hz, 960 Hz, 1.9 Hz, 3.8 Hz, 7.7 8 clock signals having a period of 15.4 ms are output. These clock signals are selected in accordance with the control signal of the multiplexer 2 and provided as a reference clock of the filter circuit 3.

도 3은 인크리멘탈 엔코더에 의해 엔코드된 엔코더신호에 노이즈가 실린 상태를 설명하기 위한 파형도이다. 도 3에 나타낸 바와 같이, 노이즈가 신호레벨을 유지하는 시간은 정상적인 펄스와 비교하여 휠씬 짧다.3 is a waveform diagram for explaining a state in which noise is applied to an encoder signal encoded by an incremental encoder. As shown in Fig. 3, the time for the noise to maintain the signal level is much shorter than the normal pulse.

도 4는 도 1의 필터회로를 구체적으로 나타낸 회로구성도이다. 전동기의 제어에 상기한 바와 같은 인크리멘탈 엔코더를 사용하는 경우에는, A상, B상, Z상의 신호가 전동기 제어기에 입력되게 된다. 도 4에서, 입력단자로 입력되는 입력신호(input)는 전동기의 회전속도에 따라서 주기가 달라지는 펄스열의 형태로 입력되게 된다(A상, B상, Z상중 하나). 이 때, 노이즈성분은 엔코더의 펄스보다 휠씬 짧은 펄스폭을 갖게 된다. 그러므로, 일정시간 신호레벨을 유지하지 못하고 급격하게 신호레벨이 바뀌는 신호를 노이즈로 간주하여 제거하게 되면, 결과적으로는 일정시간동안 안정한 신호레벨을 유지하는 신호만이 출력신호(OUT PUT)로 출력되어 노이즈성분이 제거된 엔코더정보를 얻을 수 있게 되는 것이다. 본 발명에 있어서는 입력신호(input)가 멀티플렉서(2)로부터 입력되는 클럭신호의 4주기 이상을 유지해야 출력신호(OUTPUT)로서 유지되고, 3주기 이하로 유지되고 신호의 레벨이 바뀌는 경우는 노이즈로 간주하여 앞의 신호를 그대로 유지하도록 하고 있다.FIG. 4 is a circuit diagram illustrating the filter circuit of FIG. 1 in detail. In the case of using the incremental encoder as described above for controlling the motor, signals of the A phase, B phase, and Z phase are input to the motor controller. In FIG. 4, an input signal input to the input terminal is input in the form of a pulse string whose period varies depending on the rotational speed of the motor (one of A phase, B phase and Z phase). At this time, the noise component has a pulse width much shorter than that of the encoder. Therefore, if the signal level that is not maintained for a certain time and the signal level suddenly changes is regarded as noise and removed, as a result, only a signal that maintains a stable signal level for a predetermined time is outputted as an output signal (OUT PUT). The encoder information from which the noise component is removed can be obtained. In the present invention, the input signal is maintained as the output signal OUTPUT only when the input signal is maintained at least 4 cycles of the clock signal input from the multiplexer 2, and is maintained at 3 cycles or less, and the noise level is changed when the signal level is changed. The previous signal is kept as it is.

상술한 바와 같이, 본 발명에 따른 노이즈 제거회로의 잡음 제거범위는 적절히 선택이 가능하다. 선택가능한 노이즈 제거범위는 360㎱이하, 720㎱이하, 1.4㎲이하, 2.9㎲이하, 5.8㎲이하, 11.5㎲이하, 23㎲이하, 46㎲이하 등 총 8가지이다. 인크리멘탈 엔코더는, A상, B상, Z상 각각에 본 발명에 따른 노이즈 제거회로를 적용하여 (즉 3개의 노이즈 제거회로를 사용하여) 노이즈의 영향을 적게 받는 엔코더신호 처리회로를 구현할 수 있다.As described above, the noise removing range of the noise removing circuit according to the present invention can be appropriately selected. There are eight selectable noise rejection ranges: 360 Hz, 720 Hz, 1.4 Hz, 2.9 Hz, 5.8 Hz, 11.5 Hz, 23 Hz and 46 Hz. The incremental encoder can implement an encoder signal processing circuit which is less affected by noise by applying the noise canceling circuit according to the present invention to each of the A phase, the B phase, and the Z phase (that is, by using three noise canceling circuits). have.

또한, 본 발명은 상술한 실시형태에 한정되지 않고, 여러 가지로 변형하여 실시할 수 있다. 예컨대, 본 예에서는 분주회로가 입력되는 클럭신호를 각기 다른 주파수를 갖는 8개의 클럭신호로 분주하는 경우를 예로 들어 설명했지만, 입력되는 클럭신호를 각기 다른 주파수를 갖는 2ⁿ(여기서, n≥1)개의 클럭신호로 분주하도록 해도 좋다. 이 경우에는, n의 값에 맞추어 멀티플렉서의 제어신호도 n개의 신호로 할 필요가 있다.In addition, this invention is not limited to embodiment mentioned above, It can variously deform and implement. For example, in this example, the division of the clock signal input by the divider circuit into eight clock signals having different frequencies has been described as an example. However, the input clock signal has 2 ⁿ having different frequencies, where n≥1. The clock signal may be divided into three clock signals. In this case, the control signal of the multiplexer must also be n signals in accordance with the value of n.

이외에도 본 발명의 기술 사상을 이탈하지 않는 범위 내에서 여러 가지로 변형하여 실시할 수 있다.In addition, the present invention may be modified in various ways without departing from the technical idea of the present invention.

그리고, 본원청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시형태에 한정할 의도로 병기한 것은 아니다.In addition, the reference numerals denoted in the configuration requirements of the claims of the present application to facilitate the understanding of the present invention, not intended to limit the technical scope of the present invention to the embodiments shown in the drawings.

이상에서 설명한 바와 같은 본 발명의 노이즈 제거회로에 따르면, 입력되는 클럭신호를 각기 다른 주파수를 갖는 복수개의 기준클럭신호로 분주하는 분주회로와 상기 복수개의 기준클럭신호중에서 하나의 기준클럭신호를 선택하는 멀티플렉서를 설치함으로써 노이즈 제거 범위를 적절히 선택할 수 있고, 구조가 간단하며, 재설계 등의 번거로움이 제거되는 효과가 있다.According to the noise canceling circuit of the present invention as described above, a division circuit for dividing an input clock signal into a plurality of reference clock signals having different frequencies and one reference clock signal from among the plurality of reference clock signals are selected. By installing the multiplexer, it is possible to appropriately select the noise reduction range, to simplify the structure, and to eliminate the trouble of redesign.

Claims

A division circuit (1) for dividing an input clock signal into a plurality of clock signals having different frequencies, and one of a plurality of clock signals having different frequencies divided by the division circuit (1) according to an input control signal And a filter circuit (3) for removing a noise component of the input signal by using the selection means (2) for selecting a signal and a clock signal supplied from the selection means (2) as a reference clock.

The frequency divider circuit 1 has an input clock signal CLK input to a clock input terminal of a T-type flip-flop at a first stage, and an output of the T-type flip-flop at a first stage of the frequency divider circuit 1. Input to the clock input terminal of the T-type flip-flop, and output of the T-type flip-flop of the second stage are input to the clock input terminal of the T-type flip-flop of the third stage,. … , The 2 ⁿ -1 (where, n≥1) terminal of the T flip-flop output to the 2 ⁿ 2 ⁿ of the T-type connected in series to each other, such as the stage of input to the clock input terminal of the T flip-flop of A noise canceling circuit comprising flip-flops, each output signal of 2 ⁿ T-type flip-flops in the first to second ⁿ stages as a divided clock signal.