KR0174157B1

KR0174157B1 - Digital Signal Processor Application Circuit

Info

Publication number: KR0174157B1
Application number: KR1019960004184A
Authority: KR
Inventors: 황경운
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1996-02-22
Filing date: 1996-02-22
Publication date: 1999-04-01
Also published as: KR970064050A

Abstract

본 발명은 아날로그 입력 신호를 받아들여 디지털 방식으로 처리하는 회로에 관한 것으로, 샘플 홀드 회로(50)가 다른 구성 부품들(30, 40, 60)로 공급되는 클럭 신호와 동일한 레벨 천이 시점을 갖는 클럭 신호에 의해 구동되므로 인해 잡음이 발생하여 이것이 아날로그 입력 신호와 함께 샘플 홀드 회로(50)로 유입되는 문제를 해결하기 위해, 디지털 신호 처리기로 부터 제공되는 소정의 데이터 신호에 응답하여 샘플 홀드 회로로 제공되는 클럭 신호를 지연시키는 지연 회로(70)를 구비함으로써, 샘플 홀드 회로(50)가 잡음 발생 구간을 피해 구동된다. 이로써, 샘플 홀드 회로(50)가 잡음이 혼입된 아날로그 신호를 샘플링하지 않게되므로 회로의 성능이 향상된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for receiving an analog input signal and processing it digitally, wherein the sample hold circuit 50 has a clock having the same level transition time as the clock signal supplied to the other components 30, 40, and 60. Driven by the signal, noise is generated and provided to the sample hold circuit in response to a predetermined data signal provided from the digital signal processor to solve the problem of inflow into the sample hold circuit 50 together with the analog input signal. By providing the delay circuit 70 for delaying the clock signal to be made, the sample hold circuit 50 is driven to avoid the noise generation section. This improves the performance of the circuit since the sample hold circuit 50 does not sample the analog signal in which the noise is mixed.

Description

Digital Signal Processor Application Circuit

제1도는 종래의 전형적인 디지털 신호 응용 회로의 블럭도.1 is a block diagram of a typical typical digital signal application circuit.

제2도는 종래의 디지털 신호 처리기 응용 회로의 파형도.2 is a waveform diagram of a conventional digital signal processor application circuit.

제3도는 본 발명에 따른 디지털 신호 처리기 응용회로를 보여 주는 블록도.3 is a block diagram showing a digital signal processor application circuit according to the present invention.

제4도는 본 발명에 따른 디지털 신호 처리기 응용 회로의 파형도.4 is a waveform diagram of a digital signal processor application circuit in accordance with the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 발진 회로 20 : 분주 회로10: oscillation circuit 20: frequency division circuit

30 : DSP 입출력 로직 회로 40 : 가변 분주 회로30: DSP input / output logic circuit 40: variable division circuit

50 : 샘플 홀드 회로 60 : ADC DAC 회로50: sample hold circuit 60: ADC DAC circuit

70 : 가변 지연 회로70: variable delay circuit

본 발명은 아날로그 입력(analog input) 신호를 받아들여 디지털 방식으로 처리하는 회로에 관한 것으로, 더 구체적으로는 디지털 신호 처리기(Digital Signal Processor: 이하, 'DSP`라 함) 응용 회로에서 아날로그 입력 신호의 샘플링(sampling)을 위한 샘플 홀드 회로로 그것의 구동을 위한 클릭 신호를 공급하는 샘플 홀드 회로용 클럭 공급 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to circuits that accept analog input signals and process them digitally. More specifically, the present invention relates to a digital signal processor (DSP) application circuit. A clock supply circuit for a sample hold circuit for supplying a click signal for its driving to a sample hold circuit for sampling.

수년전만 하여도, 예를 들어, 어떤 신호에서 필요없는 요소를 제거하는 필터링(filtering), 입력 파형에서의 정보 추출, 신호 내용과 특징 추출, 그를 위한 신호 진폭의 수정, 산업 기기의 제어, 개인 통신 등을 위한 시스템은 모두 아날로그 회로에 의해 실현되었다. 그러나, 아날로그 회로는, 특유의 오프셋(offset) 및 드리프트(drift) 결정을 갖고 회로 사양과 특성의 변환이 곤란하기 때문에, 점차 DSP를 이용하는 디지털 회로에 의해 대체되고 있다. 가까운 예로서는, 오디오 컴포넌트(audio component)의 이퀄라이져(equlizer)를 들 수 있는 데, 종래에는 이것이 아날로그 회로에 의해 실현되었지만,현재에는 고가의 컴포넌트라면 DSP가 탑재되어 디지털 방식으로 실현되고 있다. 이와 같이, 점차로 디지털화되는 이유는 다음과 같다.Just a few years ago, for example, filtering to remove unwanted elements from a signal, extracting information from input waveforms, extracting signal content and features, modifying signal amplitude for it, controlling industrial equipment, personal The system for communication and the like are all realized by analog circuits. However, analog circuits have been replaced by digital circuits using DSPs because they have unique offset and drift determinations and are difficult to convert circuit specifications and characteristics. A close example is an equalizer of an audio component, which is conventionally realized by an analog circuit, but nowadays, an expensive component is implemented by digitally mounting a DSP. As such, the reason for digitization gradually is as follows.

첫째, 아날로그 회로는 탑재(搭載)된 상태에서의 조정이 필요한 것이다. 결국, 완전히 동일한 값을 갖도록 조정하는 것이 필요하다. 이와 같은 조치가 필요한 이유는 커패시터(capacitor), 저항(resistor) 등과 같은 아날로그 회로의 각 구성 부품들이 서로 상이한 특성을 갖고 있기 때문이다.First, analog circuits require adjustment in the mounted state. After all, it is necessary to adjust to have exactly the same value. This is necessary because the components of analog circuits, such as capacitors and resistors, have different characteristics.

둘째. 회로의 사양과 특성의 변경이 필요한 경우, 아날로그 회로에서는 전체 시스템을 완전히 다시 제작하는 것이 요구되는 데 비해, DSP를 사용하는 디지털 회로에서는 소프트웨어(software)의 변경만으로 회로의 사양과 특성을 간단히 변경하는 것이 가능하다. 결국, 이퀄라이져의 경우, DSP를 사용해서 데이터(필터 계수)를 소프트웨어로 변경함으로써 콘서트홀(concert hole)이나 교회 등과 같은 다양한 장소에서 듣고 있는 듯한 소리를 쉽게 만들어 낼 수 있다. 그러나, 아날로그 회로의 경우, 각각의 경우에 해당하는 변조(modulation)를 위해서 많은 회로들이 요구되므로 시스템이 커진다. 또, 디지털 회로에서는 그 데이터를 실시간(real time)으로 변경해서 불필요한 잡음만을 소거할 수도 있으나 아날로그 회로에서는 이것이 불가능하다. 기타 이유들로서는, 소형화가 용이한 점, 그리고 고도로 발달되어 있는 회로의 신호 처리 이론, 방법, 공식 등을 이용하여 아날로그 회로를 디지털 회로로 쉽게 변환할 수 있는 점 등을 들 수 있다.second. If the circuit specification and characteristics need to be changed, analog circuits require the complete system to be completely rewritten, whereas digital circuits using DSPs simply change the specification and characteristics of the circuit simply by changing the software. It is possible. After all, in the case of an equalizer, the DSP can be used to change the data (filter coefficients) into software, making it easy to create sounds that are heard in various places, such as a concert hall or a church. However, in the case of analog circuits, the system becomes large because many circuits are required for the modulation corresponding to each case. In digital circuits, the data can be changed in real time to eliminate only unwanted noise, but in analog circuits this is not possible. Other reasons include the ease of miniaturization and the easy conversion of analog circuits to digital circuits using highly developed signal processing theories, methods, and formulas.

이상과 같은 이유들로 해서, 현재. 다양한 분야에서, 아날로그 회로를 대신하여 디지털 회로에 의해 신호 처리가 이루어지고 있다. 이와 같은 디지털 신호 처리는 DSP의 사용으로 가능한 것이다.For the reasons above, now. In various fields, signal processing is performed by digital circuits instead of analog circuits. Such digital signal processing is possible with the use of a DSP.

그러나, 아직도 아날로그 방식은 여전히 많은 분야에서 채용되고 있는 실정이다. 최근들어서 이들 분야에서도 디지털과 아날로그가 혼재(混在)한 반도테 회로의 수요가 급격히 증가하고 있다.However, the analog method is still employed in many fields. In recent years, the demand for Bandote circuits, which are a mixture of digital and analog, has been increasing rapidly in these fields.

대부분의 DSP 응용 제품에서, 그것의 입력 신호는 아날로그 신호이고, 이 아날로그 신호는 샘플 홀드 회로에 의해 샘플링된 후, ADC(Analog to Digital Converter)회로에 의해 다시 디지털 신호로 변환되어 DSP로 제공된다. 이때, 샘플 홀드 회로에는 일반적으로 DSP로 공급되는 클럭 신호를 분주(分周)한 신호가 공급된다.In most DSP applications, its input signal is an analog signal, which is sampled by a sample hold circuit, then converted back into a digital signal by an analog-to-digital converter (ADC) circuit and provided to the DSP. In this case, a signal obtained by dividing a clock signal supplied to the DSP is generally supplied to the sample hold circuit.

제1도는 종래의 전형적인 DSP 응용 회로의 구성을 보여 주고 있고, 제2도는 제1도에 도시된 회로의 각 주요 구성 요소들의 파형을 보여 주고 있다. 다음에는 이들 도면을 참조하면서 종래 회로에 대해 구체적으로 설명하겠다.FIG. 1 shows the configuration of a typical DSP application circuit in the related art, and FIG. 2 shows the waveform of each major component of the circuit shown in FIG. Next, a conventional circuit will be described in detail with reference to these drawings.

먼저, 제1도에서, 참조 번호 10으로 표시된 부분은 발진 회로로서, 제2도의 (A)와 같은 파형의 펄스를 발생한다. 이 발진 회로(10)의 출력(A)은 참조 번호 20으로 표시된 분주 회로로 제공되어 제2도의 (B)에 도시된 바와 같이 미리 정해진 주파수로 분주된다. 이분주 회로(20)는 참조 번호 30으로 표시된 DSP 입출력 로직(input/output logic) 회로가 동작 하는 데 필요한 클럭 신호를 공급하기 위한 것으로, DSP 입출력 로직 회로(30)의 동작 주파수에 대응되는 주퍼수의 클럭 신호(B)를 그곳으로 제공한다.First, in FIG. 1, the portion indicated by reference numeral 10 is an oscillation circuit, which generates a pulse having a waveform as shown in FIG. The output A of this oscillator circuit 10 is provided to a divider circuit indicated by reference numeral 20 and divided at a predetermined frequency as shown in FIG. 2B. The dividing circuit 20 is for supplying a clock signal required for the operation of the DSP input / output logic circuit indicated by the reference numeral 30, and the number of jufers corresponding to the operating frequency of the DSP input / output logic circuit 30. Provides a clock signal B therein.

참조 번호 40드로 표시된 가변 분주 회로는 샘플 홀드 회로(50)의 구동에 필요한 클럭 신호(C)에 동기되어 아날로그 입력 신호를 샘플링한 후 홀딩한다.The variable division circuit denoted by the reference numeral 40 decodes and holds the analog input signal in synchronization with the clock signal C necessary for driving the sample hold circuit 50.

참조 번호 60으로 표시된 부분의 ADC 회로는 상기 샘플 홀드 회로(50)에 의해 샘플링된 신호를 받아들여 디지털 신호로 변환한 후 이를 DSP 입출력 로직 회로(30)로 제공한다. 이로써, 아날로그 입력 신호에 대응하는 DSP에 의한 디지털 처리가 이루어지게 된다. DSP에 의한 신호 처리가 완료된 신호는 다시 ADC DAC 회로(60)로 제공되는 데, 이때, DAC(Digital Analog Converter)눈 DSP 입출력 로직 회로(30)로 부터의 디지털 신로를 다시 아날로그 신호로 변환하여 출력한다.The ADC circuit, denoted by reference numeral 60, receives the signal sampled by the sample hold circuit 50, converts it into a digital signal, and provides it to the DSP input / output logic circuit 30. As a result, digital processing by the DSP corresponding to the analog input signal is performed. The signal processing completed by the DSP is provided to the ADC DAC circuit 60 again. At this time, the digital path from the digital analog converter (DAC) eye DSP input / output logic circuit 30 is converted into an analog signal and output again. do.

그런데, 제1도의 회로에 있어서, 샘플 홀드 회로(50)가 제2도의 (C)와 같은 클럭 센서에 의해 구동될 때, 다른 구성 부품들(30, 40, 60)은 제2도의 (B)와 같은 분주 회로(20)의 출렬에 의해 동작 하므로 제2도의 (D)와 같은 잡음(noise)이 발생하여 이것이 아날로그 입력 신호와 함께 샘플 홀드 회로(50)고 듀입된다. 이로 인해, 샘플 홀드 회로(50)의 아날로그 입력 신호에 대한 샘플링 및 홀딩 동작의 정확성이 떨어지게 되거나 심한 경우에는 샘플링에 있어서 오류가 발생된다. 결국, 이는 아날로그 입력 신호를 ADC가 정확한 디지털 신호로 변환할 수 없도록 하여 DSP 응용 회로의 성능 및 신뢰성을 저하시키는 여인으로서 작용한다.By the way, in the circuit of FIG. 1, when the sample hold circuit 50 is driven by a clock sensor such as (C) of FIG. 2, the other components 30, 40, 60 are shown in FIG. Since it operates by the output of the division circuit 20 as shown in FIG. 2, noise as shown in (D) of FIG. 2 is generated, which is duped into the sample hold circuit 50 together with the analog input signal. As a result, the accuracy of the sampling and holding operation of the analog input signal of the sample hold circuit 50 is reduced or, in severe cases, an error occurs in sampling. This, in turn, acts as a woman that degrades the performance and reliability of DSP application circuits by preventing the analog input signal from being converted by the ADC into an accurate digital signal.

따라서, 본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 다수의 클력 신호들을 사용함으로 인해 발생되는 잡음의 영향을 샘플 홀드 회로가 받지않도록 하는 샘플 홀드 회로의 클럭 공급 회로를 제공 하는 데 목적이 있다.Accordingly, an object of the present invention is to provide a clock supply circuit of a sample hold circuit so that the sample hold circuit is not affected by noise generated by using a plurality of clock signals. have.

이와 같은 목적을 달성하기 위한 본 발명을 요약하면 다음과 같다. 소정의 주파수의 클럭 신호에 의해 구동되는 디지털 신호 처리기와, 상기클력 신호로부터 분주된 신호에 의해 구동되어 아날로그 입력 신호를 샘플링하여 홀딩하는 샘플 홀드 회로 가지는 디지털 신호 처리기 응용 회로는; 상기 디지털 신호 처리기로부터 제공되는 제어 데이터 신호의 값에 대응하는 시간 동안 상기 분주된 신호를 지연시키되, 상기 분주된 신호가 상기 클릭 신호의 레벨 천이 시점과 일치하지 않는 레벨 천이 시점을 가지도록 지연시켜 상기 샘플 홀드 회로로 제공하는 가변 지연 회로(variable delay circuit)를 구비한다. 이와 같은, 본 발명에 따르면, DSP 응용 회로의 성능 및 신회성을 향상시킬 수 있게 된다.In summary, the present invention for achieving the above object is as follows. A digital signal processor application circuit having a digital signal processor driven by a clock signal of a predetermined frequency and a sample hold circuit driven by a signal divided from the clock signal to sample and hold an analog input signal; Delaying the divided signal for a time corresponding to the value of the control data signal provided from the digital signal processor, and delaying the divided signal to have a level transition time point that does not coincide with a level transition time point of the click signal. A variable delay circuit is provided to the sample hold circuit. As described above, according to the present invention, the performance and reliability of the DSP application circuit can be improved.

이제부터는 도면에 의거하여 본 발명에 대해 구체적으로 설명하겠다.The present invention will now be described in detail with reference to the drawings.

본 발명에 따른 DSP 응용 회로의 신규한 구성은 제3도에서 참조 번호70으로 표시된 가변 지연 회로이다. 이 가변 지연 회로(70)는 DSP 회로의 동작시 발생되는 잡음을 방지하는 기능을 한다.A novel configuration of a DSP application circuit according to the present invention is a variable delay circuit, indicated at 70 in FIG. This variable delay circuit 70 serves to prevent noise generated during operation of the DSP circuit.

제3도는 본 발명에 따른 DSP 응용 회로를 보여 주고 있다. 제3도에서, 종래의 구성 부품들과 동일한 구성 부품들은 제1도에서와 동일한 참조 번호들로 표시되어 있다.3 shows a DSP application circuit according to the present invention. In FIG. 3, the same components as the conventional components are denoted by the same reference numerals as in FIG.

본 발명에 따른 DSP 응용 회로는 종래의클력 공급 회로에 가변 지연 회로(70)가 추가된 구성을 가진다. 가변 지연 회로(70)의 입력 단자는 가변 분주 회로(40)의 출력 단자와 연결되고, 그것의 출력 단자는 샘플 홀드 회로 (50)의 클럭 단자와 연결되며, 그것의 제어 입력 단자는 DSP 입출력 로직 회로(30)의 제어 출력 단자와 연결된다.The DSP application circuit according to the present invention has a configuration in which the variable delay circuit 70 is added to the conventional clock supply circuit. The input terminal of the variable delay circuit 70 is connected with the output terminal of the variable frequency divider 40, and its output terminal is connected with the clock terminal of the sample hold circuit 50, and its control input terminal is the DSP input / output logic. It is connected to the control output terminal of the circuit 30.

제4도는 상기한 바와 같은 구성을 갖는 회로의 동작 파형도를 보여 주고 있다. 제4도의 (A)내지 (C)는, 앞에서와 마찬가지로, 각각 발진 회로(10), 본주 회로(20), 가변 분주 회로(40)의 출력 파형들을 나타낸 것이고, 제4도의 가변 지연 회로(70)의 출력 파형을 나타낸 것이다.4 shows an operation waveform diagram of a circuit having the above configuration. 4A to 4C show the output waveforms of the oscillation circuit 10, the main circuit 20, and the variable division circuit 40, respectively, as in the foregoing, and the variable delay circuit 70 of FIG. ) Shows the output waveform.

제4도의 (D)를 참조하면 알 수 있는 바와 같이, 가변 지연 회로(70)는 DSP 입출력 로직 회로(30)로부터 제공되는 제어 데이터 신호(bo∼bn)에 응답하여 가변 분주 회로(40)의 출력 신호(C)를 상기 제어 데이터 신호(bo∼bn)의값에 대응하는 시간 지연시킨 후 샘플 홀드 회로(50)로 제공한다. 상기 제어 데이터 신호(bo∼bn)의 값은 DSP의 알고리즘(algorithn)의 변화에 따라 변하게 되며, 해당 회로에 가장 적합한 지연 시간을 선택함으로써 샘플 홀드 회로(50)는 다른 회로들(10, 20, 30, 40, 60)과는 상이란 레벨 천이(level transition) 시점을 갖는 클력 신호(D)에 의해 구동된다. 그걸과, 샘플 홀드 회로 (50)는 제2도의(D)에 도시된 바와 같은 잡음 발생 구간을 피해 구동된다.As can be seen with reference to FIG. 4D, the variable delay circuit 70 of the variable frequency divider 40 in response to the control data signals bo to bn provided from the DSP input / output logic circuit 30 is used. The output signal C is provided to the sample hold circuit 50 after a time delay corresponding to the values of the control data signals bo to bn. The value of the control data signals bo to bn is changed in accordance with the change of the algorithm of the DSP. By selecting the most suitable delay time for the circuit, the sample hold circuit 50 is connected to the other circuits 10, 20, and the like. The difference from 30, 40, and 60 is driven by the clock signal D having a level transition time point. In addition, the sample hold circuit 50 is driven to avoid the noise generation section as shown in FIG.

이상과 같이, 본 발명에 따르면, 가번 분주 회로(40)로부터 출력되는 클럭을 잡음 발생이 없는 구간으로 지연시키고 이렇게 지연된 클럭에 의해 샘플 홀드 회로(50)가 구동되도록 함으로써 샘플 홀드 회로(50)가 잡음이 흔입된 아날로그 신호를 샘플링하지 않게 되므로 회로의 성능이 향상 된다.As described above, according to the present invention, the sample hold circuit 50 is delayed by delaying the clock output from the frequency division circuit 40 to a period where no noise is generated and driving the sample hold circuit 50 by the delayed clock. The circuit performance is improved by not sampling the noisy analog signal.

Claims

A sample hold circuit driven by a digital signal processor DSP driven by a clock signal B of a predetermined frequency and a signal C divided from the clock signal B to sample and hold an analog input signal. In a digital signal processor application circuit having 40); And a variable delay circuit 70 for delaying the divided signal C to the sample hold circuit for a time corresponding to the value of the control data signals bo to bn provided from the digital signal processor. And the delayed signal (D) has a level transition time point different from the level transition time point of the clock signal (B).