KR19980058386A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
본 발명은 게이트 양 측에 유전율이 낮은 물질의 LDD 스페이서를 형성하여 숏 채널 효과를 감소시킬 수 있는 반도체 소자 및 그의 제조방법을 제공하는 것으로, 본 발명에 따른 반도체 소자는 소정의 소자 분리막이 구비된 반도체 기판; 기판상에 형성된 게이트 절연막; 소자 분리막 사이의 게이트 절연막 상에 형성된 게이트; 게이트 양 측벽에 형성된 제 1 스페이서; 제 1 스페이서 양 측에 형성된 절연막의 제 2 스페이서; 게이트 양 측의 상기 기판 내에 형성된 LDD 영역; 및, 제 2 스페이서 양 측의 기판 내에 형성된 고농도 소오스 및 드레인의 접합영역을 포함하는 것을 특징으로 하고, 제 1 스페이서는 유전율이 낮은 제 1 절연막과 소정의 제 2 절연막이 적층된 막인 것을 특징으로 한다.The present invention provides a semiconductor device and a method for manufacturing the same, which can reduce the short channel effect by forming LDD spacers of a material having a low dielectric constant on both sides of the gate. Semiconductor substrates; A gate insulating film formed on the substrate; A gate formed on the gate insulating film between the device isolation films; First spacers formed on both sidewalls of the gate; Second spacers of an insulating film formed on both sides of the first spacer; LDD regions formed in the substrate on both sides of a gate; And a junction region of a high concentration source and a drain formed in the substrate on both sides of the second spacer, wherein the first spacer is a film in which a first insulating film having a low dielectric constant and a predetermined second insulating film are laminated. .
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 특히 숏채널 효과를 감소시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device and a method for manufacturing the same that can reduce the short channel effect.
최근 경박단소형화 되는 반도체 기술의 추세에 따라, 단위 소자의 소오스와 드레인 사이의 채널 영역 길이가 0.5㎛ 이하로 감소하고 있다. 이에 따라, 소오스에서 드레인으로의 채널 상의 전위가 높아져 MOS의 채널에 강한 전계가 걸리게 되고, 강한 전계내의 전자들은 높은 에너지를 갖게 된다.In recent years, with the trend of light and short semiconductor technology, the channel region length between the source and the drain of the unit device has been reduced to 0.5 μm or less. As a result, the potential on the channel from the source to the drain becomes high and a strong electric field is applied to the channel of the MOS, and the electrons in the strong electric field have high energy.
이러한 높은 에너지 준위를 갖는 전자를 핫 캐리어(hot carrier)라 하는데, 핫 캐리어 전자들은 게이트 산화막 내로 진입하여 문턱전압을 불안정하게 할 뿐만 아니라, 심각한 펀치쓰루(punch-through) 문제를 야기시켜 소자에 치명적인 손상을 입히게 된다. 따라서, 핫 캐리어를 방지하기 위하여 LDD(Lightly Doped Drain) 구조의 트랜지스터가 제시되었다.These high energy level electrons are called hot carriers. Hot carrier electrons enter the gate oxide and not only make the threshold voltage unstable, but also cause severe punch-through problems, which are fatal to the device. It will be damaged. Therefore, in order to prevent hot carriers, a transistor having a lightly doped drain (LDD) structure has been proposed.
도 1은 상기한 종래의 LDD 구조의 트랜지스터를 나타낸 단면도로서 그의 제조방법을 설명한다.1 is a cross-sectional view showing a transistor of the conventional LDD structure described above, and a manufacturing method thereof will be described.
도 1에 도시된 바와 같이, 반도체 기판(1) 상에 공지된 방법으로 소자간 분리를 위한 필드 산화막(2)을 형성하고, 필드 산화막(2) 사이의 기판(11) 상에 게이트 절연막(3) 및 게이트(4)를 형성한다. 이어서, 게이트(4)를 이온 주입 마스크로하여 기판(1)에 저농도 불순물을 이온 주입하여 LDD 영역(5)을 형성하고, 게이트(4) 양 측벽에 산화막 스페이서(6)를 형성한다. 그리고 나서, 게이트(4) 및 스페이서(6)를 이온주입 마스크로하여 기판(1)에 고농도 불순물을 이온 주입하여 소오스 및 드레인의 고농도 접합영역(7)을 형성한다. 그리고, 상기 불순물들의 활성화를 위하여 소정의 어닐링을 진행한다.As shown in FIG. 1, a field oxide film 2 for inter-element isolation is formed on a semiconductor substrate 1, and a gate insulating film 3 is formed on a substrate 11 between the field oxide films 2. ) And the gate 4. Subsequently, the LDD region 5 is formed by ion implanting low concentration impurities into the substrate 1 using the gate 4 as an ion implantation mask, and oxide film spacers 6 are formed on both sidewalls of the gate 4. Then, a high concentration impurity is implanted into the substrate 1 by using the gate 4 and the spacer 6 as an ion implantation mask to form a high concentration junction region 7 of a source and a drain. Then, a predetermined annealing is performed to activate the impurities.
그러나, 상기한 종래의 LDD 구조의 트랜지스터는 게이트 및 스페이서에 의해 자기정렬된 LDD 구조의 접합영역이 상기 어닐링 후 게이트(4) 하부로 소정 부분 확산됨에 따라 트랜지스터의 유효 채널 길이(L)를 감소시킨다. 즉, 상기 채널 길이의 감소는 소자의 고집적화에 따라 숏채널 효과 특성을 악화시키게 되어 소자의 펀치 쓰루(punch-through) 및 문턱 전압 등의 전기적 특성을 저하시키는 문제를 일으킨다.However, the transistor of the conventional LDD structure reduces the effective channel length L of the transistor as the junction region of the LDD structure self-aligned by the gate and the spacer is partially diffused below the gate 4 after the annealing. . In other words, the decrease in the channel length deteriorates the short channel effect characteristic according to the high integration of the device, causing a problem of lowering the electrical characteristics such as punch-through and threshold voltage of the device.
이에 따라, 종래에는 폴리실리콘막의 게이트에 자기정렬된 LDD 구조를 사용하였지만, 전계가 게이트 가장 자리에서 최대가 되어 결국 핫 캐리어를 발생시키고, 핫 캐리는 게이트에 의한 수직 전계에 의하여 게이트 산화막의 가장 자리에서 포획되어 소자의 전기적 특성 및 신뢰성을 저하시킨다.Accordingly, in the conventional art, a self-aligned LDD structure is used for the gate of the polysilicon film, but the electric field becomes the maximum at the gate edge and eventually generates hot carriers, and the hot carry is the edge of the gate oxide film by the vertical electric field by the gate. Is trapped in the device to degrade the electrical properties and reliability of the device.
이에, 본 발명은 상기 문제점을 감안하여 창출된 것으로서, 게이트 양 측에 유전율이 낮은 물질의 LDD 스페이서를 형성하여 핫 캐리어 현상을 방지하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made in view of the above-described problems, and a semiconductor device and a method of manufacturing the same, which can improve the electrical characteristics of a device by preventing LD from forming a LDD spacer of a material having a low dielectric constant on both sides of a gate to prevent hot carriers. The purpose is to provide.
도 1은 종래의 LDD 트랜지스터의 구조를 나타낸 단면도.1 is a cross-sectional view showing the structure of a conventional LDD transistor.
도 2A 내지 도 2H는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 순차적인 공정 단면도.2A to 2H are sequential cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
11:반도체 기판, 12:필드 산화막, 13:게이트 산화막, 14:질화막, 15:TEOS 산화막, 16:폴리실리콘막, 17:게이트, 18:제 1 스페이서, 19:LDD 영역, 20:제 2 스페이서, 21:소오스/드레인 접합영역, 22:절연막, 23:금속 배선층11: semiconductor substrate, 12: field oxide film, 13: gate oxide film, 14: nitride film, 15: TEOS oxide film, 16: polysilicon film, 17: gate, 18: first spacer, 19: LDD region, 20: second spacer 21: source / drain junction region, 22: insulating film, 23: metal wiring layer
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 소정의 소자 분리막이 구비된 반도체 기판; 상기 기판 상에 형성된 게이트 절연막; 상기 소자 분리막 사이의 상기 게이트 절연막 상에 형성된 게이트; 상기 게이트 양 측벽에 형성된 제 1 스페이서; 상기 제 1 스페이서 양 측에 형성된 절연막의 제 2 스페이서; 상기 게이트 양 측의 상기 기판 내에 형성된 LDD 영역; 및, 상기 제 2 스페이서 양 측의 상기 기판 내에 형성된 고농도 소오스 및 드레인의 접합영역을 포함하는 것을 특징으로 한다.A semiconductor device according to the present invention for achieving the above object is a semiconductor substrate provided with a predetermined device isolation film; A gate insulating film formed on the substrate; A gate formed on the gate insulating film between the device isolation layers; First spacers formed on both sidewalls of the gate; Second spacers of an insulating layer formed on both sides of the first spacer; LDD regions formed in the substrate on both sides of the gate; And a junction region of a high concentration source and a drain formed in the substrate on both sides of the second spacer.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 소정의 소자 분리막이 형성된 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 소정의 유전율이 낮은 제 1 절연막 및 소정의 제 2 절연막을 순차적으로 형성하는 단계; 상기 기판의 게이트 예정 영역 상의 제 2 및 제 1 절 연막을 식각하는 단계; 상기 제 1 및 제 2 절연막의 식각 부위에 게이트를 형성하는 단계; 상기 제 1 및 제 2 절연막을 식각하여 상기 게이트 양 측에 수직 게이트의 형태로 패터닝된 제 1 스페이서를 형성하는 단계; 상기 제 1 스페이서 양 측에 절연막의 제 2 스페이서를 형성하는 단계; 및, 사이 제 2 스페이서 양 측의 상기 기판 내에 고농도 소오스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, a method of manufacturing a semiconductor device according to the present invention for achieving the above object comprises the steps of forming a gate insulating film on a semiconductor substrate formed with a predetermined device isolation film; Sequentially forming a first insulating film and a predetermined second insulating film having a predetermined dielectric constant on the gate insulating film; Etching the second and first insulating films on the gate predetermined region of the substrate; Forming a gate on an etching portion of the first and second insulating layers; Etching the first and second insulating layers to form first spacers patterned in the form of a vertical gate on both sides of the gate; Forming second spacers of an insulating layer on both sides of the first spacer; And forming a high concentration source and drain region in the substrate on both sides of the second spacer.
상기 게이트 양 측의 제 1 스페이서의 길이는 서로 비대칭으로 형성하는 것을 특징으로 하고, 상기 제 1 스페이서의 길이는 상기 LDD 영역의 형성 조건에 조절하여 형성하는 것을 특징으로 한다.The lengths of the first spacers on both sides of the gate are formed asymmetrically, and the lengths of the first spacers are formed by adjusting the formation conditions of the LDD region.
상기 구성으로 된 본 발명에 의하면, 유전율이 낮은 물질로 이루어진 제 1 스페이서가 LDD 이온 주입에 의한 측면 확산을 조절하여 숏채널 효과를 감소시킬 뿐만 아니라, 핫 캐리어의 발생 원인인 드레인 영역의 측면 전계의 최대치를 유전율이 낮은 제 1 스페이서 하부에 형성시켜 게이트에 의한 수직 전계를 감소시킴으로써 핫 캐리어 현상을 방지한다.According to the present invention having the above structure, the first spacer made of a material having a low dielectric constant not only reduces the short channel effect by controlling side diffusion by LDD ion implantation, but also reduces the The maximum value is formed below the first spacer having a low dielectric constant to reduce the vertical electric field by the gate, thereby preventing hot carrier phenomenon.
[실시예]EXAMPLE
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention.
도 2A 내지 도 2H는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 순차적인 공정 단면도이다.2A through 2H are sequential process cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
먼저, 도 2A에 도시된 바와 같이, 반도체 기판(11) 상에 공지된 LOCOS(Local Oxidation of Silicon) 기술로 소자간 분리를 위한 필드 산화막(12)을 형성한다. 이어서, 기판(11) 상으로 노출된 필드 산화막(12)을 화학 기계 연마(Chemical Mechanical Polishing ; CMP) 기술로 연마하여 평탄화를 이룩한다.First, as shown in FIG. 2A, a field oxide film 12 for isolation between devices is formed on a semiconductor substrate 11 by a known Local Oxidation of Silicon (LOCOS) technique. Subsequently, the field oxide film 12 exposed on the substrate 11 is polished by chemical mechanical polishing (CMP) to achieve planarization.
도 2B에 도시된 바와 같이, 도 2A의 구조 상에 게이트 산화막(13)을 얇게 형성하고, 게이트 산화막(13) 상부에 유전율이 낮은 물질, 바람직하게는 얇은 질화막(14;Si3N4)을 형성하고, 그 상부에 TEOS 산화막(15)을 형성한다.A, formed on the structure of Figure 2A a thin gate oxide film 13 and gate oxide film 13 of low dielectric constant materials in the upper, preferably a thin nitride layer, as shown in FIG. 2B (14; Si 3 N 4 ) the A TEOS oxide film 15 is formed thereon.
도 2C에 도시된 바와 같이, TEOS산화막(15) 상부에 포토리소그라피로 소정의 마스크 패턴(도시되지 않음)을 형성하고, 상기 마스크 패턴을 이용하여 하부의 TEOS 산화막(15) 및 질화막(14)을 식각하여 필드 산화막(12) 사이의 게이트 예정영역의 게이트 산화막(13)을 소정 부분 노출시킨다. 그리고, 공지된 방법으로 상기 마스크 패턴을 제거한다.As shown in FIG. 2C, a predetermined mask pattern (not shown) is formed on the TEOS oxide layer 15 by photolithography, and the lower TEOS oxide layer 15 and the nitride layer 14 are formed using the mask pattern. Etching exposes the gate oxide film 13 in the predetermined gate region between the field oxide films 12 to a predetermined portion. Then, the mask pattern is removed by a known method.
도 2D에 도시된 바와 같이, 도 2C의 구조 상에 게이트 물질인 폴리실리콘막(16)을 TEOS 산화막(15) 및 질화막(14)의 식각 부위에 매립하도록 증착한다.As shown in FIG. 2D, a polysilicon film 16, which is a gate material, is deposited on the etching portions of the TEOS oxide film 15 and the nitride film 14 on the structure of FIG. 2C.
도 2E에 도시된 바와 같이, 폴리실리콘막(16)을 TEOS 산화막(15)이 노출되도록 CMP 기술로 연마한다.As shown in Fig. 2E, the polysilicon film 16 is polished by the CMP technique so that the TEOS oxide film 15 is exposed.
도 2F에 도시된 바와 같이, TEOS 산화막(15) 상부에 포토리소그라피로 소정의 마스크 패턴(도시되지 않음)을 형성한다. 그리고, 상기 마스크 패턴을 이용하여 폴리실리콘막(16) 양 측의 TEOS 산화막(15) 및 질화막(14)을 식각함으로써, 게이트(17)를 형성함과 더불어 게이트(17) 양 측에 수직 게이트의 형태로 패터닝된 소정길이의 LDD(Lightly Doped Drain) 영역 형성을 위한 제 1 스페이서(18)를 비대칭적인 크기로 형성한다. 이때, 제 1 스페이서(18)의 길이(length)는 LDD 이온의 도즈량이나 차후 진행되는 열공정에 따라 조절하여 형성한다. 이어서, 상기 마스크 패턴을 공지된 방법으로 제거하고, 기판에 저농도 불순물 이온을 주입하여 게이트(17) 양측의 기판(11) 내에 LDD 영역(19)을 형성한다.As shown in Fig. 2F, a predetermined mask pattern (not shown) is formed on the TEOS oxide film 15 by photolithography. The TEOS oxide film 15 and the nitride film 14 on both sides of the polysilicon film 16 are etched using the mask pattern to form the gate 17 and the vertical gate on both sides of the gate 17. A first spacer 18 for forming a lightly doped drain (LDD) region patterned in a predetermined length is formed in an asymmetrical size. In this case, the length of the first spacer 18 is formed by adjusting the dose of LDD ions or a subsequent thermal process. Subsequently, the mask pattern is removed by a known method, and low concentration impurity ions are implanted into the substrate to form the LDD region 19 in the substrate 11 on both sides of the gate 17.
도 2G에 도시된 바와 같이, 도 2F의 구조상에 산화막, 바람직하게는 TEOS 산화막을 두껍게 증착하고, 상기 산화막을 이방성 블랭킷 식각하여 제 1 스페이서(18) 양 측에 소정의 제 2 스페이서(19)를 형성한다. 이어서, 기판에 고농도 불순물 이온을 주입하여 제 2 스페이서(19) 양 측의 기판(11) 내에 자기정렬된 고농도 소오스/드레인의 접합영역(21)을 형성한다.As shown in FIG. 2G, an oxide layer, preferably a TEOS oxide layer, is deposited thickly on the structure of FIG. 2F, and the second layer 19 is disposed on both sides of the first spacer 18 by anisotropic blanket etching. Form. Subsequently, high concentration impurity ions are implanted into the substrate to form a self-aligned high concentration source / drain junction region 21 in the substrate 11 on both sides of the second spacer 19.
도 2H에 도시된 바와 같이, 도 2G의 구조 상에 절연막(22)을 형성하고, 게이트(17) 및 접합영역(21) 상의 절연막(22)을 식각하여 콘택홀을 형성한다. 이어서, 상기 콘택홀에 매립되도록 기판 전면에 금속층을 증착하고 패터닝하여 상기 콘택홀을 통하여 게이트(17) 및 접합영역(21)과 각각 콘택하는 금속 배선층(23)을 형성한다.As shown in FIG. 2H, an insulating film 22 is formed on the structure of FIG. 2G, and a contact hole is formed by etching the insulating film 22 on the gate 17 and the junction region 21. Subsequently, a metal layer is deposited and patterned on the entire surface of the substrate so as to be buried in the contact hole, thereby forming a metal wiring layer 23 contacting the gate 17 and the junction region 21 through the contact hole, respectively.
상기 실시예에 의하면, 유전율이 낮은 물질로 이루어진 제 1 스페이서가 LDD 이온 주입에 의한 측면 확산을 조절하여 숏채널 효과를 감소시킬 뿐만 아니라, 핫 캐리어의 발생 원인인 드레인 영역의 측면 전계의 최대치를 유전율이 낮은 제 1 스페이서 하부에 형성시켜 게이트에 의한 수직 전계를 감소시킴으로써 핫 캐리어 현상을 방지할 수 있다. 따라서, 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다. 또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.According to the above embodiment, the first spacer made of a material having a low dielectric constant not only reduces the short channel effect by controlling side diffusion by LDD ion implantation, but also maximizes the maximum value of the side electric field of the drain region, which is the source of hot carriers. Hot carrier phenomenon can be prevented by forming below the low first spacer to reduce the vertical electric field by the gate. Therefore, the electrical characteristics and the reliability of the device can be improved. In addition, this invention is not limited to the said Example, It can variously deform and implement within the range which does not deviate from the technical summary of this invention.
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Family Applications (1)
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1996
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