KR19980058189A

KR19980058189A - Fine signal detection circuit

Info

Publication number: KR19980058189A
Application number: KR1019960077501A
Authority: KR
Inventors: 옥창효
Original assignee: 문정환; 엘지반도체 주식회사
Priority date: 1996-12-30
Filing date: 1996-12-30
Publication date: 1998-09-25
Also published as: KR100230809B1

Abstract

본 발명은 미세신호 검출회로에 관한 것으로, 종래의 장치는 씨피유클럭의 반주기 보다 짧은 신호가 입력신호로 인가될 경우 각 주변 회로들은 이를 캐취할 수 없고, 이를 캐취하기 위해서는 별도의 로직회로를 구성해야 하는 문제점이 있었다. 본 발명은 이러한 종래의 문제점을 해결하기 위해 입력신호를 보유하기 위한 신호보유수단과; 씨피유클럭에 동기되어 상기 신호보유수단의 출력신호를 기 설정된 시간만큼 지연시키는 지연수단과; 상기 신호보유수단과 상기 지연수단의 출력신호를 논리조합하여 출력하는 확장신호발생수단과; 상기 신호보유수단의 출력신호와 상기 지연수단의 출력신호를 논리조합하여 상기 신호보유수단의 클리어신호로 인가하는 클리어신호발생수단으로 구성한 미세신호 검출회로를 창안한 것으로, 이와같이 씨피유클럭보다 짧은 신호를 거의 지연시간없이 씨피유클럭의 최대 3/2만큼의 길이로 확장할 수 있어, 씨피유클럭보다 빠른 신호도 사용할 수 있는 효과가 있다.The present invention relates to a micro-signal detection circuit, and the conventional apparatus cannot catch the peripheral circuits when a signal shorter than a half period of CPI clock is applied as an input signal, and a separate logic circuit must be configured to catch the signal. There was a problem. The present invention provides a signal holding means for holding an input signal to solve such a conventional problem; Delay means for delaying the output signal of the signal holding means by a predetermined time in synchronization with CPI clock; Expansion signal generating means for logically combining and outputting the output signals of the signal holding means and the delay means; Invented a fine signal detection circuit comprising a clear signal generating means for logically combining the output signal of the signal holding means and the output signal of the delay means and applying it as a clear signal of the signal holding means. With almost no delay, it can be extended to up to 3/2 the length of CPI clock, which makes it possible to use signals faster than CPI clock.

Description

Fine signal detection circuit

제1도는 미세신호 입력시 종래 장치의 타이밍도.1 is a timing diagram of a conventional apparatus at the time of inputting a fine signal.

제2도는 본 발명의 일 실시예시도.2 is a diagram illustrating one embodiment of the present invention.

제3도는 제2도에 있어서, 래치의 상세 회로도.3 is a detailed circuit diagram of the latch in FIG.

제4도는 본 발명의 각부 출력 파형도.4 is an output waveform diagram of each part of the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

100 : 플립플롭 200 : 래치부100 flip-flop 200 latch portion

210~230 : 제1-제3래치 240,410 : 인버터210 ~ 230: 1st-3rd latch 240,410: Inverter

300 : 앤드게이트 400 : 노아게이트300: Andgate 400: Noah Gate

210,202 : 인버터 203 : 노아게이트210,202: Inverter 203: Noah gate

본 발명은 미세신호 검출회로에 관한 것으로, 특히 씨피유클럭(cpu clock)보다 빠르고 또한 동기가 안된 신호를 거의 지연시간 없이 씨피유클럭(cpu clock) 만큼 확장하도록 함으로써 이를 사용할 수 있도록한 미세신호 검출회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microsignal detection circuit, and more particularly, to a microsignal detection circuit which can be used by extending a cpu clock faster than a cpu clock and by using a CPU clock with almost no delay time. It is about.

예를들어 씨피유클럭(cpu clock)은 제1도의 (나)에 도시된 바와같고, 임의의 회로에서 제1도의 (가)에 도시된 바와같은 씨피유클럭(cpu clock)에 동기되지 않고, 또한‘하이’구간의 길이가 씨피유클럭(cpu clock)의‘로우’나 ‘하이’구간의 길이보다 짧은 신호(signal1)가 발생하였다면, 이 신호(signal1)는 씨피유클럭(cpu clock)에 동기되지 않은 신호이므로 씨피유클럭(cpu clock)의 동기에 따라 동작하는 주변 회로에서는 상기 신호(signal1)를 제대로 캐취하지 못하는 경우가 생길 수 있다.For example, the cpu clock is as shown in (b) of FIG. 1, and in any circuit is not synchronized to the cpu clock as shown in (a) of FIG. If the signal '1' is shorter than the 'low' or 'high' section of the CPU clock, this signal (signal1) is not synchronized to the CPU clock. Therefore, in the peripheral circuit operating according to the synchronization of the CPU clock (cpu clock) may not be able to properly catch the signal (signal1).

따라서 임의의 회로에서 상기 신호(signal1)를 캐취한 신호가 제1도의 (다)에 도시된 바와 같다고 할 때, 이에 도시된 바와같이 입력신호(signal1)의 첫번째 신호(S1)는 캐취하지 못하고 두번째 신호(S2)도 씨피유클럭(cpu clock)의 ‘하이’구간의 마지막에서 겨우 캐취한 것이므로 만약, 약간의 지연시간이라도 생기는 경우에는 이마를 캐취하지 못하는 수가 생긴다.Therefore, when a signal which catches the signal signal1 in any circuit is as shown in (C) of FIG. 1, as shown therein, the first signal S1 of the input signal signal1 cannot be caught and the second signal is not caught. The signal S2 is also only caught at the end of the 'high' section of the cpu clock, so if a slight delay occurs, the forehead may not be caught.

더구나 상기 신호(signal1)가 여러 회로에 인가되는 경우는 각 회로는 씨피유클럭(cpu clock)에 맞지 않은 너무 짧은 신호인 신호(signal1)를 캐취하기 위해 각 회로에 맞게 별도의 로직회로를 구성하여야 한다.In addition, when the signal signal1 is applied to several circuits, each circuit must configure a separate logic circuit for each circuit to catch the signal signal1, which is a signal that is too short to fit the CPU clock. .

이때, 신호가 짧다고 해서 단순히 래치로 보유하고만 있어서는 안되고 씨피유클럭(cpu clock)의 몇 싸이클 후에는 클리어 시키기도 해야 한다.In this case, a short signal should not simply be held as a latch but should be cleared after a few cycles of the CPU clock.

이상에서 설명한 바와같이 종래의 장치는 씨피유클럭의 반주기 보다 짧은 신호가 입력신호로 인가될 경우 각 주변 회로들은 이를 캐취할 수 없고, 이를 캐취하기 위해서는 별도의 로직회로를 구성해야 하는 문제점이 있었다.As described above, in the conventional apparatus, when a signal shorter than a half period of CPI clock is applied as an input signal, each peripheral circuit cannot catch it, and there is a problem in that a separate logic circuit must be configured to catch it.

본 발명의 목적은 이러한 종래의 문제점을 해결하기 위해 씨피유클럭보다 짧은 신호가 인가되면 이를 지연시간 없이 씨피유클럭 만큼 확장시켜 인가 되도록 함으로써 이러한 신호를 사용할 수 있도록 한 미세신호 검출회로를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a micro-signal detection circuit that can use such a signal by applying a signal shorter than CPI clock to a CPI clock without delay time in order to solve such a conventional problem.

상기 본 발명의 목적을 달성하기 위한 미세신호 검출회로는 입력신호를 보유하기 위한 신호보유수단과; 씨피유클럭에 동기되어 상기 신호보유수단의 출력신호를 기 설정된 시간만큼 지연시키는 지연수단과; 상기 신호보유수단과 상기 지연수단의 출력신호를 논리조합하여 출력하는 확장신호발생수단과; 상기 신호보유수단의 출력신호와 상기 지연수단의 출력신호를 논리조합하여 상기 신호보유수단의 클리어신호로 인가하는 클리어신호발생수단으로 구성한다.The fine signal detection circuit for achieving the object of the present invention includes a signal holding means for holding an input signal; Delay means for delaying the output signal of the signal holding means by a predetermined time in synchronization with CPI clock; Expansion signal generating means for logically combining and outputting the output signals of the signal holding means and the delay means; And a clear signal generating means for logically combining the output signal of the signal holding means and the output signal of the delay means and applying it as a clear signal of the signal holding means.

이하, 본 발명의 작용 및 효과에 관하여 일 실시예를 들어 설명한다.Hereinafter, the operation and effects of the present invention will be described with reference to one embodiment.

제2도는 본 발명의 일 실시예시도로서, 이에 도시한 바와같이 입력신호(signal1)를 보유하기 위한 플립플롭(100)과; 3개의 래치로 이루어져 씨피유클럭(cpu clock) 에 동기되어 상기 플립플롭(100)의 출력신호를 기설정된 시간만큼 지연시키는 래치부(200)와; 상기 플립플롭(100)과 상기 래치부(200)의 출력신호를 논리조합하여 출력하는 앤드게이트(300)와; 상기 플립플롭(100)의 반전된 출력신호와 상기 래치부(200)의 출력신호를 논리 조합하여 상기 플립플롭(100)의 클리어신호로 인가하는 노아게이트(400)로 구성한다.2 shows an exemplary embodiment of the present invention, which includes a flip-flop 100 for holding an input signal signal1 as shown therein; A latch unit 200 comprising three latches to delay an output signal of the flip-flop 100 by a predetermined time in synchronization with a cpu clock; An AND gate (300) for logically combining the output signals of the flip-flop (100) and the latch unit (200); The inverted output signal of the flip-flop 100 and the output signal of the latch unit 200 are logically combined to constitute a noar gate 400 which is applied as a clear signal of the flip-flop 100.

상기 래치부(200)의 각 래치는 제3도에 도시한 바와같이 씨피유클럭(cpu clock)와 그 반전신호에 따라 인에이블되어 입력신호(signal1)를 반전출력하는 인버터(210)와; 씨피유클럭(cpu clock)와 그 반전신호에 따라 인에이블되어 궤환된 신호를 반전출력하는 인버터(202)와; 상기 인버터(201,202)의 출력신호와 클리어신호(CLR)를 논리조합하여 출력하는 노아게이트(203)로 구성한다.Each latch of the latch unit 200 is enabled according to a CPU clock and an inverted signal thereof, as shown in FIG. 3, and an inverter 210 for inverting and outputting an input signal signal1; An inverter 202 for inverting and outputting a signal that is enabled and feedback according to a cpu clock and an inverted signal thereof; It consists of a noar gate 203 which logically combines the output signal of the inverters 201 and 202 and the clear signal CLR.

이와같이 구성한 본 발명의 일 실시예의 동작은 다음과 같다.Operation of one embodiment of the present invention configured as described above is as follows.

먼저, 플립플롭(100)의 리셋트단자(reset)에 리셋트신호가 인가되면 플립플롭(100)의 출력은‘로우’가 되고, 래치부(200)의 출력은‘하이’가 되어 이를 앤드조합하여 출력하는 앤드게이트(300)의 출력, 즉 최종 출력단자(OUT)의 전위는‘로우’로 초기화 된다.First, when a reset signal is applied to the reset terminal of the flip-flop 100, the output of the flip-flop 100 is 'low', the output of the latch unit 200 is 'high' and The output of the AND gate 300 output in combination, that is, the potential of the final output terminal OUT is initialized to 'low'.

이와같은 상태에서 예를들어 입력신호(signal1)가 씨피유클럭(cpu clock)의 ‘하이’구간에 특히 안정되게 입력된다면, 이때 제1래치(210)는 씨피유클럭(cpu clock)의‘로우’구간에서 인에이블되게 하고, 제2래치(220)는 ‘하이’구간에서 인에이블되게 하고, 제3래치(230)는‘로우’구간에서 인에이블되게 하면, 최종 출력단자(OUT)의 전위는 초기상태 그대로‘로우’상태로 있는다.In such a state, for example, if the input signal signal1 is particularly stably input in the 'high' section of the CPU clock, the first latch 210 is the 'low' section of the CPU clock. Enable at, the second latch 220 is enabled in the 'high' section, and the third latch 230 is enabled in the 'low' section, the potential of the final output terminal (OUT) is initially It stays 'low' as it is.

그러나 제4도의 (나)에 도시한 바와같은 씨피유클럭(cpu clock)보다 짧은 제4도의 (가)에 도시한 바와같은 신호(signal1)가 입력되면, 플립플롭(100)의 출력은‘하이’레벨이 된다.However, when the signal signal 1 shown in FIG. 4A is shorter than the CPU clock as shown in FIG. 4B, the output of the flip-flop 100 is 'high'. It becomes a level.

이에따라 앤드게이트(300)는 초기상태의 접점(A)의 전위인‘하이’레벨과 상기 플립플롭(100)의 출력전위인‘하이’레벨을 논리조합하여‘하이’레벨의 신호를 출력한다.Accordingly, the AND gate 300 logically combines the "high" level, which is the potential of the contact point A in the initial state, and the "high" level, which is the output potential of the flip-flop 100, and outputs a signal of the "high" level.

이때, 상기 플립플롭(100)의 출력신호는 래치부(200)의 제1-제3래치(210-230) 및 인버터(240)를 통해‘로우’신호로 출력된다.In this case, the output signal of the flip-flop 100 is output as a 'low' signal through the first-third latches 210-230 and the inverter 240 of the latch unit 200.

이로인해 최종 출력단자(OUT)의 전위는 ‘로우’레벨로 바뀌고, 상기 플립플롭(100)의 출력신호는 인버터(410)를 통해 일측입력단자에 입력받고, 상기 인버터(240)의 출력신호는 타측입력단자에 입력받는 노아게이트(400)는‘로우’인 클리어신호(CLR)를 상기 플립플롭(100)에 인가한다.As a result, the potential of the final output terminal OUT is changed to a low level, and the output signal of the flip-flop 100 is input to one input terminal through the inverter 410, and the output signal of the inverter 240 is The NOA gate 400 input to the other input terminal applies a clear signal CLR that is 'low' to the flip-flop 100.

이에따라 플립플롭(100)의 출력전위는 다시‘로우’레벨이 되고, 인버터(240)의 출력전위는‘하이’레벨이 되어 최종 출력단자(OUT)의 출력전위는‘로우’가 된다.Accordingly, the output potential of the flip-flop 100 becomes the "low" level again, the output potential of the inverter 240 becomes the "high" level, and the output potential of the final output terminal OUT becomes "low".

상기 최종 출력단자(OUT)의 출력 파형도는 제4도의 (다)에 도시한 바와같다.The output waveform diagram of the final output terminal OUT is as shown in Fig. 4C.

이와같이 상기 래치(210~230)를 씨피유클럭(cpu clock)의 ‘로우’구간에서 인에이블시키면 입력신호(signal1)는 최소한으로는 씨피유클럭(cpu clock)의 ‘하이’길이의 1/2, 그리고 최대한으로는 씨피유클럭(cpu clock)의‘하이-로우-하이’즉 3/2 길이만큼 확장된다.As such, when the latches 210 to 230 are enabled in the 'low' section of the CPU clock, the input signal signal1 is at least 1/2 of the 'high' length of the CPU clock. To the maximum, it is extended by the 'high-low-high', or 3/2, length of the cpu clock.

반대로 래치(210~230)를 씨피유클럭(cpu clock)의‘하이’구간에서 인에이블시키면 입력신호(signal1)는 최소한으로는 씨피유클럭(cpu clock)의‘로우’길이의 1/2, 그리고 최대한으로는 씨피유클럭(cpu clock)의‘로우-하이-로우’즉 3/2 길이만큼 확장된다.Conversely, if latches 210-230 are enabled in the 'high' section of the cpu clock, the input signal (signal1) is at least 1/2 of the 'low' length of the cpu clock, and as much as possible. This extends the 'low-high-low', or 3/2, length of the cpu clock.

만약, 더 길게 확장 하려면 래치를 하나 더 추가하면 된다. 그러나 본 발명에서와 같이 3개의 래치만을 사용하더라도 이후에는 충분히 신호(signal1)를 씨피유클럭(cpu clock)에 동기시켜 이용할 수 있다.If you want to extend longer, add another latch. However, even if only three latches are used as in the present invention, the signals 1 can be sufficiently synchronized with the CPU clock.

이상에서 상세히 설명한 바와같이 본 발명은 씨피유클럭보다 짧은 신호를 거의 지연시간없이 씨피유클럭의 최대 3/2만큼의 길이로 확장할 수 있어, 씨피유클럭보다 빠른 신호도 사용할 수 있는 효과가 있다.As described in detail above, the present invention can extend a signal shorter than C U clock to a length of up to 3/2 of C U clock with almost no delay time, so that a signal faster than C U clock can be used.

Claims

Signal holding means for holding an input signal; Delay means for delaying the output signal of the signal holding means by a predetermined time in synchronization with CPI clock; Expansion signal generating means for logically combining and outputting the output signals of the signal holding means and the delay means; And a clear signal generating means for logically combining the output signal of the signal holding means and the output signal of the delaying means as a clear signal of the signal holding means.

2. The apparatus of claim 1, wherein the delay unit comprises: first inverting means enabled by the C U clock signal to transmit an input signal; Second inverting means which is enabled according to the C U clock signal and transmits a feedback signal; A noa gate which outputs the output signal of the first and second inverting means and the clear signal in combination with the NOR, and feeds back to the second inverting means; And a third inverting means for inverting and outputting the output signal of the noble gate.