JPH04306013A - Latch circuit device - Google Patents
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- 230000007257 malfunction Effects 0.000 abstract description 10
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Abstract
Description
【０００１】0001
【産業上の利用分野】この発明は、ラッチ回路装置に関
し、詳しく云えばラッチ回路の入力信号とコントロール
部のコントロール入力信号とのタイミング条件、特にセ
ット・アップ条件が満足されなくても誤動作を防止でき
るラッチ回路装置に関するものである。[Field of Industrial Application] The present invention relates to a latch circuit device, and more specifically, the present invention relates to a latch circuit device, and more specifically, to prevent malfunction even if the timing conditions between the input signal of the latch circuit and the control input signal of the control section, especially the setup conditions, are not satisfied. The present invention relates to a latch circuit device that can be used.
【０００２】0002
【従来の技術】図６は従来のラッチ回路装置、特にラッ
チ回路例えばトランスミッションゲートを用いたマスタ
スレーブラッチ回路およびそのコントロール部を備えた
ラッチ回路装置を示す回路図である。図において、（１
）はデータ入力端子、（２）は出力端子、（３）はコン
トロール入力端子、（４）はデータ入力端子に接続され
たマスタラッチ回路、（５）はこのマスタラッチ回路（
４）と出力端子（２）の間に接続されたスレーブラッチ
回路、（６），（７），（１０），（１１）はトランス
ミッションゲート、（８），（９），（１２），（１３
）はインバータである。（１４）はコントロール入力端
子（３）に入力側が接続されたインバータ、そして（１
５）はこのインバータ（１４）の出力側に入力側が接続
されたインバータであり、これらインバータ（１４）お
よび（１５）はマスタラッチ回路（４）およびスレーブ
ラッチ回路（５）のコントロール部を構成する。なお、
マスタラッチ回路（４）は２個のトランスミッションゲ
ート（６），（７）および２個のインバータ（８），（
９）によって構成され、トランスミッションゲート（６
）はその入力側がデータ入力端子（１）に接続され、ト
ランスミッションゲート（７）はその出力側がトランス
ミッションゲート（６）の出力側に接続され、インバー
タ（８）はその入力側がトランスミッションゲート（６
）および（７）の出力側に接続され、そしてインバータ
（９）はこのインバータ（８）の出力側とトランスミッ
ションゲート（７）の入力側との間に接続されている。
同様に、スレーブラッチ回路（５）も２個のトランスミ
ッションゲート（１０），（１１）および２個のインバ
ータ（１２），（１３）によってマスタラッチ回路（４
）と同様に構成されている。しかも、トランスミッショ
ンゲート（６），（７），（１０），（１１）の被制御
側はコントロール部すなわちインバータ（１４）および
（１５）の出力側に接続されている。2. Description of the Related Art FIG. 6 is a circuit diagram showing a conventional latch circuit device, particularly a latch circuit device including a master slave latch circuit using a latch circuit, such as a transmission gate, and a control section thereof. In the figure, (1
) is a data input terminal, (2) is an output terminal, (3) is a control input terminal, (4) is a master latch circuit connected to the data input terminal, and (5) is this master latch circuit (
4) and the output terminal (2), (6), (7), (10), (11) are transmission gates, (8), (9), (12), ( 13
) is an inverter. (14) is an inverter whose input side is connected to the control input terminal (3), and (1
5) is an inverter whose input side is connected to the output side of this inverter (14), and these inverters (14) and (15) constitute a control section of the master latch circuit (4) and the slave latch circuit (5). In addition,
The master latch circuit (4) includes two transmission gates (6), (7) and two inverters (8), (
9) and a transmission gate (6
) has its input side connected to the data input terminal (1), the transmission gate (7) has its output side connected to the output side of the transmission gate (6), and the inverter (8) has its input side connected to the transmission gate (6).
) and (7), and an inverter (9) is connected between the output of this inverter (8) and the input of the transmission gate (7). Similarly, the slave latch circuit (5) is connected to the master latch circuit (4) by two transmission gates (10), (11) and two inverters (12), (13).
). Moreover, the controlled sides of the transmission gates (6), (7), (10), and (11) are connected to the control section, that is, the output sides of the inverters (14) and (15).
【０００３】従来のラッチ回路装置は上述したように構
成されており、以下にその動作を詳しく説明する。コン
トロール入力端子（３）に印加されたコントロール入力
信号Ｔが「Ｌ」のとき、インバータ（１４）によって反
転された「Ｈ」の反転信号〒がトランスミッションゲー
ト（６），（１１）の非反転制御端子にかつインバータ
（１５）によって更に反転された「Ｌ」の信号Ｔがトラ
ンスミッションゲート（６），（１１）の反転制御端子
に印加されるので、トランスミッションゲート（６），
（１１）はオンになり、「Ｈ」の反転信号〒がトランス
ミッションゲート（７），（１０）の反転制御端子にか
つ「Ｌ」の信号Ｔがトランスミッションゲート（７），
（１０）の非反転制御端子に印加されるので、トランス
ミッションゲート（７），（１０）はオフになり、デー
タはスレーブラッチ回路（５）でラッチされ、かつ出力
端子（２）に出力される。一方、コントロール入力端子
（３）でのコントロール入力信号Ｔが「Ｈ」のとき、「
Ｌ」の反転信号〒が非反転制御端子にかつ「Ｈ」の信号
Ｔが反転制御端子に印加されるのでトランスミッション
ゲート（６），（１１）はオフになり、「Ｌ」の反転信
号〒が反転制御端子にかつ「Ｈ」の信号Ｔが非反転制御
端子に印加されるのでトランスミッションゲート（７）
，（１０）はオンになり、データはマスタラッチ回路（
４）でラッチされかつスレーブラッチ回路（５）を通し
て出力端子（２）に出力される。このようにコントロー
ル入力端子（３）でのコントロール入力信号Ｔが「Ｌ」
から「Ｈ」に変化するとき、４つのトランスミッション
ゲート（６），（７），（１０），（１１）の状態が同
時に変化するのでマスタラッチ回路（４）の出力信号は
スレーブラッチ回路（５）へ読み込まれかつ出力端子（
２）に現れる。コントロール入力端子（３）でのコント
ロール入力信号Ｔが上記以外のとき、例えば「Ｈ」から
「Ｌ」に変化するときには、マスタラッチ回路（４）お
よびスレーブラッチ回路（５）はコントロール入力信号
Ｔが変化する前のデータをラッチしている。The conventional latch circuit device is constructed as described above, and its operation will be explained in detail below. When the control input signal T applied to the control input terminal (3) is "L", the inverted "H" signal 〒 inverted by the inverter (14) is used to control the transmission gates (6) and (11) in a non-inverted manner. Since the "L" signal T which is further inverted by the inverter (15) is applied to the inversion control terminals of the transmission gates (6), (11), the transmission gates (6),
(11) is turned on, the "H" inversion signal 〒 is applied to the inversion control terminal of the transmission gate (7), (10), and the "L" signal T is applied to the transmission gate (7), (10).
Since the voltage is applied to the non-inverting control terminal of (10), the transmission gates (7) and (10) are turned off, and the data is latched by the slave latch circuit (5) and output to the output terminal (2). . On the other hand, when the control input signal T at the control input terminal (3) is "H", "
Since the "L" inverted signal 〒 is applied to the non-inverted control terminal and the "H" signal T is applied to the inverted control terminal, the transmission gates (6) and (11) are turned off, and the "L" inverted signal 〒 is applied to the inverted control terminal. The transmission gate (7) is applied to the inversion control terminal and the "H" signal T is applied to the non-inversion control terminal.
, (10) are turned on, and the data is transferred to the master latch circuit (
4) and output to the output terminal (2) through the slave latch circuit (5). In this way, the control input signal T at the control input terminal (3) is "L".
to "H", the states of the four transmission gates (6), (7), (10), and (11) change simultaneously, so the output signal of the master latch circuit (4) is transferred to the slave latch circuit (5). and the output terminal (
2) appears. When the control input signal T at the control input terminal (3) is other than the above, for example, when changing from "H" to "L", the master latch circuit (4) and the slave latch circuit (5) change the control input signal T. The previous data is latched.
【０００４】図７、図８は図６における各部の電圧波形
を示す波形図である。図中ｔｓｕはコントロール入力信
号Ｔに対するデータ入力信号Ｄのセットアップ時間であ
る。図７は正常動作時の各部の電圧波形を示しており、
図８は誤動作時の各部の電圧○波形を示している。図８
では点Ａでデータ入力信号Ｄがコントロール入力信号Ｔ
に対するセットアップ時間を満たしていないことから、
出力信号Ｙは誤動作を起こしている。このような誤動作
を解消するにはコントロール入力信号Ｔに対するデータ
入力信号Ｄのセットアップ時間を満たすようにしなけれ
ばならない。そのためには、データ入力端子（１）から
トランスミッションゲート（６）までの伝搬時間をコン
トロール入力端子（３）からトランスミッションゲート
（６）までの伝搬時間より長くしなければならない。し
たがって、データ入力端子（１）とトランスミッション
ゲート（６）の間に何段かのゲート（図示しない）を追
加する必要がある。FIGS. 7 and 8 are waveform diagrams showing voltage waveforms at various parts in FIG. 6. In the figure, tsu is the setup time of the data input signal D with respect to the control input signal T. Figure 7 shows the voltage waveforms of various parts during normal operation.
FIG. 8 shows voltage waveforms of various parts during malfunction. Figure 8
Then, at point A, data input signal D becomes control input signal T.
Since the setup time for
Output signal Y is malfunctioning. In order to eliminate such malfunctions, the setup time of the data input signal D relative to the control input signal T must be satisfied. For this purpose, the propagation time from the data input terminal (1) to the transmission gate (6) must be made longer than the propagation time from the control input terminal (3) to the transmission gate (6). Therefore, it is necessary to add several stages of gates (not shown) between the data input terminal (1) and the transmission gate (6).
【０００５】[0005]
【発明が解決しようとする課題】このように、従来のラ
ッチ回路装置では、誤動作を回避するには何段かのゲー
トを追加する必要があり、したがってラッチ回路を構成
する素子数が増加するなどの問題点がある。[Problems to be Solved by the Invention] As described above, in conventional latch circuit devices, it is necessary to add several stages of gates in order to avoid malfunctions, which increases the number of elements constituting the latch circuit. There is a problem with this.
【０００６】この発明はこのような問題点を解決するた
めになされたもので、コントロール入力信号に対するデ
ータ入力信号のセットアップ時間を満たさないときでも
、従来のものに比し増加素子数が最小限で誤動作を防止
できるラッチ回路装置を得ることを目的とする。The present invention was made to solve these problems, and even when the setup time of the data input signal relative to the control input signal is not satisfied, the increase in the number of elements is kept to a minimum compared to the conventional one. The object of the present invention is to obtain a latch circuit device that can prevent malfunctions.
【０００７】[0007]
【課題を解決するための手段】この発明に係るラッチ回
路装置は、データ入力信号と出力信号の一致または不一
致を検出する手段と、この検出手段に接続され、前記デ
ータ入力信号と前記出力信号が不一致のときのみ、印加
されたコントロール入力信号を有効にする手段とを設け
たものである。[Means for Solving the Problems] A latch circuit device according to the present invention includes means for detecting coincidence or mismatch between a data input signal and an output signal, and a means connected to the detection means so that the data input signal and the output signal are and means for validating the applied control input signal only when there is a mismatch.
【０００８】[0008]
【作用】この発明においては、データ入力信号と出力信
号が不一致のときのみ、コントロール信号を有効とする
ことによりコントロール入力信号に対するデータ入力信
号のセットアップ時間が満たされないときもデータ入力
信号は読み込まれ、かつ出力され、従来のマスタ・スレ
ーブラッチ回路のように誤動作を起こすことがない。[Operation] In the present invention, by validating the control signal only when the data input signal and the output signal do not match, the data input signal is read even when the setup time of the data input signal with respect to the control input signal is not satisfied. and is output, and does not cause malfunctions unlike conventional master/slave latch circuits.
【０００９】[0009]
【実施例】図１はこの発明に係るラッチ回路装置の一実
施例を示す回路図である。図において、（１），（２）
，（３），（５），（１０），（１１），（１２），（
１３），（１５）は従来例と同じものである。（１６）
はスレーブラッチ回路５の出力側すなわちインバータ（
１２）の出力側およびインバータ（１３）の入力側と出
力端子（２）の間に接続されたインバータ、（１７）は
このインバータ（１６）の出力側すなわち出力端子（２
）とデータ入力端子（１）に入力側が接続され、データ
入力信号Ｄと出力信号の一致もしくは不一致を検出する
検出手段例えば排他的ＯＲゲート、そして（１８）はこ
の排他的ＯＲゲート（１７）の出力側およびコントロー
ル入力端子（３）に入力側が接続され、データ入力信号
Ｄと出力信号Ｙが不一致のときのみコントロール入力信
号Ｔを有効とする手段例えばＮＡＮＤゲートである。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a circuit diagram showing an embodiment of a latch circuit device according to the present invention. In the figure, (1), (2)
, (3), (5), (10), (11), (12), (
13) and (15) are the same as the conventional example. (16)
is the output side of the slave latch circuit 5, that is, the inverter (
The inverter (17) is connected between the output side of the inverter (12) and the input side of the inverter (13) and the output terminal (2).
) and the data input terminal (1), a detection means for detecting coincidence or mismatch between the data input signal D and the output signal, for example an exclusive OR gate, and (18) is a detection means for detecting coincidence or mismatch between the data input signal D and the output signal, The input side is connected to the output side and the control input terminal (3), and is a means, for example, a NAND gate, for validating the control input signal T only when the data input signal D and the output signal Y do not match.
【００１０】次に動作について説明する。図１のラッチ
回路装置において、コントロール入力信号Ｔが「Ｌ」の
とき、上述したようにトランスミッションゲート（１１
）はオン状態でありかつトランスミッションゲート（１
０）はオフ状態であり、スレーブラッチ回路（５）は既
に入力されているデータ入力信号をラッチしかつインバ
ータ（１６）を通して出力端子（２）および排他的ＯＲ
ゲート（１７）に出力する。一方、コントロール入力信
号Ｔが「Ｈ」のとき、上述したようにトランスミッショ
ンゲート（１１）はオフ状態でありかつトランスミッシ
ョンゲート（１０）はオン状態であり、スレーブラッチ
回路（５）はデータ入力端子（１）に印加されたデータ
入力信号Ｄを、トランスミッションゲート（１０）、イ
ンバータ（１２）およびインバータ（１６）を通して出
力端子（２）および排他的ＯＲゲート（１７）に出力す
る。データ入力信号Ｄが出力信号Ｙと不一致のとき、排
他的ＯＲゲート（１７）はデータ入力信号ＤをＮＡＮＤ
ゲート（１８）に出力する。また、データ入力信号Ｄが
出力信号Ｙと不一致の状態でコントロール入力信号Ｔが
「Ｌ」から「Ｈ」に変化するときのみ、２つのトランス
ミッションゲート（１０），（１１）の状態が変化する
ので、データ入力端子（１）に印加されたデータ入力信
号Ｄは上述したようにスレーブラッチ回路（５）に読み
込まれかつ出力端子（２）に現れる。従って、消費電流
も低減される。Next, the operation will be explained. In the latch circuit device of FIG. 1, when the control input signal T is "L", the transmission gate (11
) is on and the transmission gate (1
0) is in the off state, the slave latch circuit (5) latches the data input signal that has already been input and outputs the data input signal to the output terminal (2) and exclusive OR through the inverter (16).
Output to gate (17). On the other hand, when the control input signal T is "H", the transmission gate (11) is off and the transmission gate (10) is on, as described above, and the slave latch circuit (5) is connected to the data input terminal ( The data input signal D applied to 1) is outputted to the output terminal (2) and the exclusive OR gate (17) through the transmission gate (10), the inverter (12) and the inverter (16). When the data input signal D is inconsistent with the output signal Y, the exclusive OR gate (17) NANDs the data input signal D.
Output to gate (18). Also, the states of the two transmission gates (10) and (11) change only when the control input signal T changes from "L" to "H" when the data input signal D is inconsistent with the output signal Y. , the data input signal D applied to the data input terminal (1) is read into the slave latch circuit (5) as described above and appears at the output terminal (2). Therefore, current consumption is also reduced.
【００１１】図２および図３は図１の各部の電圧波形を
示す波形図である。図２はコントロール入力信号Ｔに対
するデータ入力信号Ｄのセットアップ時間ｔｓｕが満た
されているときの波形図である。また図３はコントロー
ル入力信号Ｔに対するデータ○入力信号Ｄのセットアッ
プ時間ｔｓｕが点Ａで満たされていないときの波形図で
ある。図から明らかなように、コントロール入力信号Ｔ
に対するデータ入力信号Ｄのセットアップ時間ｔｓｕが
満たされていないときでも、データ入力信号Ｄと出力信
号Ｙが不一致のときは、コントロール入力信号が「Ｌ」
から「Ｈ」になると、データ入力信号Ｄが読み込まれか
つ出力される。また、データ入力信号Ｄと出力信号Ｙが
不一致のとき、コントロール入力信号Ｔが先に「Ｌ」か
ら「Ｈ」になり、データ入力信号Ｄが反転した場合、反
転後のデータ入力信号Ｄが読み込まれかつ出力される。
従って、従来のマスタ・スレーブラッチ回路のように誤
動作を起こすことはない。FIGS. 2 and 3 are waveform diagrams showing voltage waveforms at various parts in FIG. 1. FIG. 2 is a waveform diagram when the setup time tsu of the data input signal D with respect to the control input signal T is satisfied. Further, FIG. 3 is a waveform diagram when the setup time tsu of the data input signal D with respect to the control input signal T is not satisfied at point A. As is clear from the figure, the control input signal T
Even when the setup time tsu of data input signal D for
When the signal becomes "H", the data input signal D is read and output. Also, when the data input signal D and the output signal Y do not match, the control input signal T changes from "L" to "H" first, and if the data input signal D is inverted, the data input signal D after the inversion is read. and output. Therefore, unlike the conventional master-slave latch circuit, malfunction does not occur.
【００１２】なお、上記実施例では、スレーブラッチ回
路（５）を用いかつその入力と出力が反転するものを示
したが、マスタラッチ回路（４）を用い、或は図４に示
すように入力と出力が反転しないスレーブラッチ回路（
５Ａ）を用いてもよい。In the above embodiment, a slave latch circuit (5) is used and its input and output are inverted, but a master latch circuit (4) is used or the input and output are inverted as shown in FIG. Slave latch circuit whose output is not inverted (
5A) may also be used.
【００１３】また、上記実施例では、トランスミッショ
ンゲート（１０），（１１）によりスレーブラッチ回路
（５）を構成したが、図５に示すようにクロックドイン
バータ（１９），（２０）によりスレーブラッチ回路（
５Ｂ）を構成しても同様の効果を奏する。Further, in the above embodiment, the slave latch circuit (5) was constructed by the transmission gates (10) and (11), but as shown in FIG. circuit(
Similar effects can be obtained even if 5B) is configured.
【００１４】また、上記実施例ではＣＭＯＳ集積回路を
使用したが、これは他のＭＯＳ回路例えばＢｉ−ＣＭＯ
Ｓ回路でもよく、同様の効果を奏する。Further, although a CMOS integrated circuit is used in the above embodiment, it is also possible to use other MOS circuits such as Bi-CMO.
An S circuit may also be used, and the same effect can be achieved.
【００１５】[0015]
【発明の効果】以上のように、この発明によれば、デー
タ入力信号と出力信号の一致または不一致を検出する手
段と、この検出手段に接続され、前記データ入力信号と
前記出力信号が不一致のときのみ、印加されたコントロ
ール入力信号を有効にする手段とを設けたので、コント
ロール入力信号に対するデータ入力信号のセットアップ
時間を考慮する必要のないラッチ回路装置が得られると
いう効果がある。As described above, according to the present invention, there is provided means for detecting coincidence or mismatch between a data input signal and an output signal; By providing means for validating the applied control input signal only when the control input signal is applied, a latch circuit arrangement is obtained in which there is no need to consider the set-up time of the data input signal with respect to the control input signal.
【図１】この発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図２】図１の各部の正常動作時の電圧波形を示す波形
図である。FIG. 2 is a waveform diagram showing voltage waveforms of each part in FIG. 1 during normal operation;
【図３】図１の各部の誤動作時の電圧波形を示す波形図
である。FIG. 3 is a waveform diagram showing voltage waveforms when each part in FIG. 1 malfunctions;
【図４】この発明の他の実施例を示す回路図である。FIG. 4 is a circuit diagram showing another embodiment of the invention.
【図５】この発明の更に他の実施例を示す回路図である
。FIG. 5 is a circuit diagram showing still another embodiment of the invention.
【図６】従来のラッチ回路装置を示す回路図である。FIG. 6 is a circuit diagram showing a conventional latch circuit device.
【図７】図６の各部の正常動作時の電圧波形を示す波形
図である。7 is a waveform diagram showing voltage waveforms of each part in FIG. 6 during normal operation; FIG.
【図８】図６の各部の誤動作時の電圧波形を示す波形図
である。8 is a waveform diagram showing voltage waveforms when each part in FIG. 6 malfunctions; FIG.
１ データ入力端子
２ 出力端子
３ コントロール入力端子
５，５Ａ，５Ｂ スレーブラッチ回路１０，１１
トランスミッションゲート１２，１３
インバータ
１７ 排他的ＯＲゲート
１８ ＮＡＮＤゲート1 Data input terminal 2 Output terminal 3 Control input terminal 5, 5A, 5B Slave latch circuit 10, 11
Transmission gate 12, 13
Inverter 17 Exclusive OR gate 18 NAND gate
Claims (1)
信号によりオン／オフが制御されるゲートを有するラッ
チ回路と、このラッチ回路に接続され、入力信号が印加
される入力端子と、前記ラッチ回路に接続され、前記ラ
ッチ回路から出力された出力信号が印加される出力端子
と、前記コントロール入力信号が印加されるコントロー
ル入力端子と、前記入力端子および前記出力端子に接続
され、前記入力信号と前記出力信号の一致もしくは不一
致を検出する検出手段と、この検出手段および前記コン
トロール入力端子に接続され、前記入力信号と前記出力
信号が不一致のときのみ前記コントロール入力信号を有
効にする手段とを備えたことを特徴とするラッチ回路装
置。1. A latch circuit having a gate whose on/off is controlled by a control input signal and its inverted signal, an input terminal connected to the latch circuit and to which an input signal is applied, and an input terminal connected to the latch circuit. , an output terminal to which an output signal outputted from the latch circuit is applied, a control input terminal to which the control input signal is applied, and a terminal connected to the input terminal and the output terminal, and a terminal for connecting the input signal and the output signal. It is characterized by comprising a detection means for detecting coincidence or mismatch, and means connected to the detection means and the control input terminal to enable the control input signal only when the input signal and the output signal do not match. latch circuit device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3070203A JPH04306013A (en) | 1991-04-03 | 1991-04-03 | Latch circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3070203A JPH04306013A (en) | 1991-04-03 | 1991-04-03 | Latch circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04306013A true JPH04306013A (en) | 1992-10-28 |
Family
ID=13424730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3070203A Pending JPH04306013A (en) | 1991-04-03 | 1991-04-03 | Latch circuit device |
Country Status (1)
| Country | Link |
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| JP (1) | JPH04306013A (en) |
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