KR100230809B1 - Detailed signal detection circuit - Google Patents

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Abstract

본 발명은 미세신호 검출회로에 관한 것으로, 종래의 장치는 씨피유클럭의 반주기 보다 짧은 신호가 입력신호로 인가될 경우 각 주변 회로들은 이를 캐취할 수 없고, 이를 캐취하기 위해서는 별도의 로직회로를 구성해야 하는 문제점이 있었다. 본 발명은 이러한 종래의 문제점을 해결하기 위해 입력신호를 보유하기 위한 신호보유 수단과; 씨피유클럭에 동기되어 상기 신호보유수단의 출력신호를 기 설정된 시간만큼 지연시키는 지연수단과; 상기 신호보유수단과 상기 지연수단의 출력신호를 논리조합하여 출력하는 확장신호발생수단과; 상기 신호보유수단의 출력신호를 반전한 신호와 상기 지연수단의 출력신호를 논리조합하여 상기 신호보유수단 및 지연수단을 클리어시키는 클리어신호를 인가하는 클리어신호발생수단으로 구성한 미세신호 검출회로를 창안한 것으로, 이와같이 씨피유클럭보다 짧은 신호를 거의 지연시간없이 씨피유클럭의 최대 3/2만큼의 길이로 확장할 수 있어, 씨피유클럭보다 빠른 신호도 사용할 수 있는 효과가 있다.The present invention relates to a micro-signal detection circuit, and the conventional apparatus cannot catch the peripheral circuits when a signal shorter than a half period of CPI clock is applied as an input signal, and a separate logic circuit must be configured to catch the signal. There was a problem. The present invention provides a signal holding means for holding an input signal to solve such a conventional problem; Delay means for delaying the output signal of the signal holding means by a predetermined time in synchronization with CPI clock; Expansion signal generating means for logically combining and outputting the output signals of the signal holding means and the delay means; Inventing a fine signal detection circuit comprising a signal inverting the output signal of the signal holding means and a clear signal generating means for applying a clear signal for clearing the signal holding means and the delay means by logical combination of the output signal of the delay means. In this way, a signal shorter than C U clock can be extended to a length of up to 3/2 of C U clock with almost no delay time, so that a signal faster than C U clock can be used.

Description

미세신호 검출회로Fine signal detection circuit

제1도는 미세신호 입력시 종래 장치의 타이밍도.1 is a timing diagram of a conventional apparatus at the time of inputting a fine signal.

제2도는 본 발명의 일실시예의 구성을 보인 회로도.2 is a circuit diagram showing the configuration of one embodiment of the present invention.

제3도는 제2도에 있어서, 래치의 상세 회로도.3 is a detailed circuit diagram of the latch in FIG.

제4도는 본 발명의 각부 출력 파형도.4 is an output waveform diagram of each part of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 플립플롭 200 : 래치부100 flip-flop 200 latch portion

201,202 : 인버터 203 : 노아게이트201,202: Inverter 203: Noah gate

210-230 : 제1-제3래치 240,410 : 인버터210-230: 1st-3rd latch 240,410: Inverter

300 : 앤드게이트 400 : 노아게이트300: Andgate 400: Noah Gate

본 발명은 미세신호 검출회로에 관한 것으로, 특히 씨피유클럭(cpu clock)보다 빠르고 또한 동기가 안된 신호를 거의 지연시간 없이 씨피유클럭만큼 확장하도록 함으로써 이를 사용할 수 있도록 한 미세신호 검출회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microsignal detection circuit, and more particularly, to a microsignal detection circuit which makes it possible to use a signal that is faster than a cpu clock and that the unsynchronized signal can be extended by the C.P. clock with almost no delay.

예를들어 씨피유클럭(cpu clock)은 제1도의 (b)에 도시된 바와같고, 임의의 회로에서 제1도의 (a)에 도시된 바와같은 씨피유클럭(cpu clock)에 동기되지 않고, 또한 '하이' 구간의 길이가 씨피유클럭(cpu clock)의 '로우' 나 '하이' 구간의 길이보다 짧은 신호(signall)가 발생하였다면, 이 신호(signall)는 씨피유클럭(cpu clock)에 동기되지 않은 신호이므로 씨피유클럭(cpu clock)의 동기에 따라 동작하는 주변 회로에서는 상기 신호(signall)를 제대로 캐취하지 못하는 경우가 생길 수 있다.For example, the cpu clock is as shown in FIG. 1 (b), and in any circuit is not synchronized to the cpu clock as shown in FIG. If a signal with a high section is shorter than a 'low' or a 'high' section of a cpu clock, the signal is not synchronized to the cpu clock. Therefore, peripheral signals that operate according to the synchronization of the CPU clock may not catch the signal properly.

따라서 임의의 회로에서 상기 신호(signall)를 캐취한 신호가 제1도의 (c)에 도시된 바와 같다고 할 때, 이에 도시된 바와같이 입력신호(signall)의 첫 번째 신호(S1)는 캐취하지 못하고 두 번째 신호(S2)도 씨피유클럭(cpu clock)의 '하이' 구간의 마지막에서 겨우 캐취한 것이므로 만약, 약간의 지연시간이라도 생기는 경우에는 이를 캐취하지 못하는 수가 생긴다.Therefore, when a signal that catches the signal (signall) in any circuit is as shown in (c) of FIG. 1, the first signal S1 of the input signal (Sall) as shown therein cannot be caught. The second signal (S2) is also only caught at the end of the 'high' interval of the CPU clock (cpu clock), if there is a slight delay time can not be caught.

더구나 상기 신호(signall)가 여러 회로에 인가되는 경우는 각 회로는 씨피유클럭(cpu clock)에 맞지 않은 너무 짧은 신호인 신호(signall)를 캐취하기 위해 각 회로에 맞게 별도의 로직회로를 구성하여야 한다.In addition, when the signal is applied to several circuits, each circuit must configure a separate logic circuit for each circuit to catch a signal that is a signal that is too short to fit the CPU clock. .

이때, 신호가 짧다고 해서 단순히 래치로 보유하고만 있어서는 안되고 씨피유클럭(cpu clock)의 몇 싸이클 후에는 클리어 시키기도 해야 한다.In this case, a short signal should not simply be held as a latch but should be cleared after a few cycles of the CPU clock.

이상에서 설명한 바와같이 종래의 장치는 씨피유클럭의 반주기보다 짧은 신호가 입력신호로 인가될 경우 각 주변 회로들은 이를 캐취할 수 없고, 이를 캐취하기 위해서는 별도의 로직회로를 구성해야 하는 문제점이 있었다.As described above, in the conventional apparatus, when a signal shorter than a half period of the CPI clock is applied as an input signal, each peripheral circuit cannot catch it, and there is a problem in that a separate logic circuit must be configured to catch it.

본 발명의 목적은 이러한 종래의 문제점을 해결하기 위해 씨피유클럭보다 짧은 신호가 인가되면 이를 지연시간 없이 씨피유클럭 만큼 확장시켜 인가 되도록 함으로써 이러한 신호를 사용할 수 있도록 한 미세신호 검출회로를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a micro-signal detection circuit that can use such a signal by applying a signal shorter than CPI clock to a CPI clock without delay time in order to solve such a conventional problem.

상기 본 발명의 목적을 달성하기 위한 미세신호 검출회로의 구성은 입력신호를 보유하기 위한 신호보유수단과; 씨피유클럭에 동기되어 상기 신호보유수단의 출력신호를 기 설정된 시간만큼 지연시키는 지연수단과; 상기 신호보유수단과 상기 지연수단의 출력신호를 논리조합하여 출력하는 확장신호발생수단과; 상기 신호보유수단의 출력신호를 반전한 신호와 상기 지연수단의 출력신호를 논리조합하여 상기 신호보유수단 및 지연수단을 클리어시키는 클리어신호를 인가하는 클리어신호발생수단으로 구성하여 된 것을 특징으로 한다.The configuration of the fine signal detection circuit for achieving the object of the present invention comprises: signal holding means for holding an input signal; Delay means for delaying the output signal of the signal holding means by a predetermined time in synchronization with CPI clock; Expansion signal generating means for logically combining and outputting the output signals of the signal holding means and the delay means; And a clear signal generating means for applying a clear signal for clearing the signal holding means and the delay means by logically combining the signal inverting the output signal of the signal holding means and the output signal of the delay means.

이하, 본 발명에 따른 일실시예에 대한 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the action and effect of an embodiment of the present invention will be described in detail.

제2도는 본 발명의 일실시예의 구성을 보인 회로도로서, 이에 도시한 바와같이 입력신호(signall)를 보유하기 위한 플립플롭(100)과; 씨피유클럭(cpu clock)에 동기되어 상기 플립플롭(100)의 출력신호를 기 설정된 시간만큼 지연시키는 래치부(200)와; 상기 플립플롭(100)과 상기 래치부(200)의 출력신호를 논리조합하여 출력하는 앤드게이트(300)와; 상기 플립플롭(100)의 반전된 출력신호와 상기 래치부(200)의 출력신호를 논리조합하여 상기 플립플롭(100) 및 래치부(200)를 클리어시키는 클리어신호를 출력하는 노아게이트(400)로 구성하며, 상기 래치부(200)는 상기 씨피유클럭(cpu clock)에 동기되어 상기 플립플롭(100)의 출력신호를 입력받아 이를 지연시켜 출력하는 직렬 연결된 복수의 래치(210)(220)(230)와; 상기 래치(230)의 출력신호를 반전하여 출력하는 인버터(240)로 구성한다.2 is a circuit diagram showing an embodiment of the present invention, which includes a flip-flop 100 for holding an input signal as shown therein; A latch unit 200 configured to delay an output signal of the flip-flop 100 by a predetermined time in synchronization with a cpu clock; An AND gate (300) for logically combining the output signals of the flip-flop (100) and the latch unit (200); The NOA gate 400 outputs a clear signal for clearing the flip-flop 100 and the latch unit 200 by logically combining the inverted output signal of the flip-flop 100 and the output signal of the latch unit 200. The latch unit 200 includes a plurality of latches 210 and 220 connected in series to receive and output an output signal of the flip-flop 100 in synchronization with the CPU clock. 230; The inverter 240 is configured to invert and output the output signal of the latch 230.

상기 복수의 래치(210)(22)(230)는 각각 제3도에 도시한 바와같이 씨피유클럭(cpu clock)와 그 반전신호에 따라 인에이블되어 입력신호(signall)를 반전출력하는 인버터(201)와; 씨피유클럭(cpu clock)와 그 반전신호에 따라 인에이블되어 궤환된 신호를 반전출력하는 인버터(202)와; 상기 인버터(201,202)의 출력신호와 클리어신호(CLR)를 논리조합하여 출력하는 노아게이트(203)로 구성하며, 이와같이 구성한 본 발명의 일실시예의 동작을 상세히 설명한다.As shown in FIG. 3, the plurality of latches 210, 22, and 230 are enabled in accordance with a CPU clock and an inverted signal thereof to invert and output an input signal. )Wow; An inverter 202 for inverting and outputting a signal that is enabled and feedback according to a cpu clock and an inverted signal thereof; The operation of the embodiment of the present invention constituted by the NOA gate 203 which logically combines the output signal and the clear signal CLR of the inverters 201 and 202 will be described in detail.

먼저, 플립플롭(100)의 리셋트단자(reset)에 리셋트신호가 인가되면 플립플롭(100)의 출력은 '로우'가 되고, 래치부(200)의 출력은 '하이'가 되며, 상기 플립플롭(100)과 래치부(200)의 출력을 앤드조합하여 출력하는 앤드게이트(300)의 출력, 즉 최종 출력단자(OUT)의 전위는 '로우'로 초기화 된다.First, when a reset signal is applied to the reset terminal (reset) of the flip-flop 100, the output of the flip-flop 100 is 'low', the output of the latch unit 200 is 'high', The output of the AND gate 300 that performs an AND combination of the outputs of the flip-flop 100 and the latch unit 200, that is, the potential of the final output terminal OUT is initialized to 'low'.

이와같은 상태에서 예를들어 입력신호(signall)가 씨피유클럭(cpu clock)의 '하이' 구간에 특히 안정되게 입력된다면, 이때 제1래치(210)는 씨피유클럭(cpu clock)의 '로우'구간에서 인에이블되게 하고, 제2래치(220)는 '하이'구간에서 인에이블되게 하고, 제3래치(230)는 '로우'구간에서 인에이블되게 하면, 최종 출력단다(OUT)의 전위는 초기상태 그대로 '로우'상태로 있는다.In such a state, for example, if an input signal is particularly stably input in the 'high' section of the CPU clock, the first latch 210 may have a 'low' section of the CPU clock. Enable at, the second latch 220 is enabled in the 'high' section, and the third latch 230 is enabled in the 'low' section, the potential of the final output stage (OUT) is initially As it is, it stays 'low'.

그러나 제4도의 (b)에 도시한 바와같은 씨피유클럭(CPU CLOCK)보다 짧은 제4도의 (a)에 도시한 바와같은 신호(signall)가 입력되면, 플립플롭(100)의 출력은 '하이'레벨이 된다.However, if a signal as shown in (a) of FIG. 4 is shorter than CPU CLOCK as shown in (b) of FIG. 4, the output of the flip-flop 100 is 'high'. It becomes a level.

이에따라 앤드게이트(300)는 초기상태의 접점(A)의 전위인 '하이'레벨과 상기 플립플롭(100)의 출력전위인 '하이'레벨을 논리조합하여 '하이'레벨의 신호를 출력한다.Accordingly, the AND gate 300 logically combines the 'high' level, which is the potential of the contact point A in the initial state, and the 'high' level, which is the output potential of the flip-flop 100, to output a 'high' level signal.

이때, 상기 플립플롭(100)의 출력신호는 래치부(200)의 제1-제3래치(210-230) 및 인버터(240)를 통해 '로우'신호로 출력된다.In this case, the output signal of the flip-flop 100 is output as a 'low' signal through the first-third latches 210-230 and the inverter 240 of the latch unit 200.

이로인해 최종 출력단자(OUT)의 전위는 '로우'레벨로 바뀌고, 상기 플립플롭(100)의 출력신호는 인버터(410)를 통해 일측입력단자에 입력받고, 상기 인버터(240)의 출력신호는 타측입력단자에 입력받는 노아게이트(400)는 '로우'인 클리어신호(CLR)를 상기 플립플롭(100)에 인가한다.As a result, the potential of the final output terminal OUT is changed to a low level, and the output signal of the flip-flop 100 is input to one input terminal through the inverter 410, and the output signal of the inverter 240 is The NOA gate 400 input to the other input terminal applies a clear signal CLR that is 'low' to the flip-flop 100.

이에따라 플립플롭(100)의 출력전위는 다시 '로우'레벨이 되고, 인버터(240)의 출력전위는 '하이'레벨이 되어 최종 출력단자(OUT)의 출력전위는 '로우'가 된다.Accordingly, the output potential of the flip-flop 100 becomes a low level again, the output potential of the inverter 240 becomes a high level, and the output potential of the final output terminal OUT becomes low.

상기 최종 출력단자(OUT)의 출력 파형도는 제4도의 (c)에 도시한 바와같다.The output waveform diagram of the final output terminal OUT is as shown in Fig. 4C.

이와같이 상기 래치(210-230)를 씨피유클럭(cpu clock)의 '로우'구간에서 인에이블시키면 입력신호(signall)는 최소한으로는 씨피유클럭(cpu clock)의 '하이'길이의 1/2, 그리고 최대한으로는 씨피유클럭(cpu clock)의 '하이-로우-하이' 즉 3/2 길이만큼 확장된다.Thus, when the latch 210-230 is enabled in the 'low' section of the CPU clock, the input signal is at least 1/2 of the 'high' length of the CPU clock. To the maximum, it is extended by the 'high-low-high', or 3/2, length of the cpu clock.

반대로 래치(210-230)를 씨피유클럭(cpu clock)의 '하이'구간에서 인에이블시키면 입력신호(signall)는 최소한으로는 씨피유클럭(cpu clock)의 '로우'길이의 1/2, 그리고 최대한으로는 씨피유클럭(cpu clock)의 '로우-하이-로우' 즉 3/2 길이만큼 확장된다.Conversely, if latches 210-230 are enabled in the 'high' section of the cpu clock, the input signal will be at least 1/2 the 'low' length of the cpu clock, and as much as possible. It extends the 'low-high-low', or 3/2, length of the cpu clock.

만약, 더 길게 확장 하려면 래치를 하나 더 추가하면 된다. 그러나 본 발명에서와 같이 3개의 래치만을 사용하더라도 이후에는 충분히 신호(signall)를 씨피유클럭(cpu clock)에 동기시켜 이용할 수 있다.If you want to extend longer, add another latch. However, even if only three latches are used as in the present invention, a signal can be sufficiently used in synchronization with the CPU clock.

이상에서 상세히 설명한 바와같이 본 발명은 씨피유클러보다 짧은 신호를 거의 지연시간없이 씨피유클럭의 최대 3/2 만큼의 길이로 확장할 수 있어, 씨피유클럭보다 빠른 신호도 사용할 수 있는 효과가 있다.As described in detail above, the present invention can extend a signal shorter than CPI UCL to a length of up to 3/2 of the CPI U clock with almost no delay time, so that a signal faster than CUI U clock can be used.

Claims (2)

입력신호를 보유하기 위한 신호보유수단(100)과; 씨피유클럭에 동기되어 상기 신호보유수단(100)의 출력신호를 기 설정된 시간만큼 지연시키는 지연수단(200)과; 상기 신호보유수단(100)과 상기 지연수단(200)의 출력신호를 논리조합하여 출력하는 확장신호발생수단(300)과; 상기 신호보유수단(100)의 출력신호를 반전한 신호와 상기 지연수단(200)의 출력신호를 논리조합하여 상기 신호보유수단(100) 및 지연수단(200)을 클리어시키는 클리어신호를 인가하는 클리어신호발생수단(400)으로 구성하여 된 것을 특징으로 하는 미세신호 검출회로.Signal holding means (100) for holding an input signal; Delay means (200) for delaying the output signal of the signal holding means (100) by a predetermined time in synchronization with CPI clock; Expansion signal generation means (300) for logically combining the output signals of the signal holding means (100) and the delay means (200); Clear to apply a clear signal for clearing the signal holding means 100 and the delay means 200 by logically combining the signal inverting the output signal of the signal holding means 100 and the output signal of the delay means 200. Fine signal detection circuit, characterized in that consisting of the signal generating means (400). 제1항에 있어서, 상기 지연수단(200)은 상기 씨피유 클럭에 동기되어 신호보유수단(100)의 출력신호를 입력받아 이를 지연시켜 출력하는 직렬 연결된 복수의 지연기(210)(220)(230)와; 상기 지연기(230)의 출력신호를 반전하여 출력하는 반전수단(240)으로 구성하며, 상기 지연기(210)(220)(230)는 상기 씨피유클럭신호에 따라 인에이블되어 입력신호를 반전하여 출력하는 제1반전수단(201)과; 씨피유클럭신호에 따라 인에이블되어 궤환신호를 반전하여 출력하는 제2반전수단(202)과; 상기 제1,제2반전수단(201)(202)의 출력신호와 상기 클리어신호를 노아조합하여 출력함과 아울러 상기 제2반전수단(202)의 입력단으로 궤환하는 노아게이트(203)로 각각 구성하여 된 것을 특징으로 하는 미세신호 검출회로.2. The plurality of delay units (210, 220, 230) of claim 1, wherein the delay means (200) receives the output signal of the signal holding means (100) in synchronization with the CPI clock and delays the output signal. )Wow; And an inverting means 240 for inverting and outputting the output signal of the delayer 230, and the delayers 210, 220 and 230 are enabled according to the CPU clock signal to invert the input signal. A first inverting means 201 for outputting; Second inverting means (202), which is enabled according to the CCL clock signal and inverts and outputs the feedback signal; Each of the first and second inverting means 201 and 202 is composed of a noah gate 203 for outputting the output signal and the clear signal in combination with each other and feeding back to the input terminal of the second inverting means 202. Fine signal detection circuit characterized in that.
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