KR19980055821A - Output buffer circuit - Google Patents
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Abstract
본 발명은 반도체회로에서 적용되는 데이타 출력버퍼의 설계기술에 관한 것으로, 종래의 출력 버퍼회로에 있어서는 동작속도가 느리고, 전력소모량이 많으며 많은 량의 방전전류에 의해 잡음이 발생되는 등의 결함이 있었다.The present invention relates to a design technology of a data output buffer applied to a semiconductor circuit. In the conventional output buffer circuit, there are defects such as slow operation speed, high power consumption, and noise generated by a large amount of discharge current. .
따라서, 본 발명은 이를 해결하기 위하여, 출력 인에이블신호(DOBEN)와 입력데이타(DOT)의 입력조건이 성립하거나 출력인에이블신호(DOBEN)와 반전입력데이타()의 입력조건이 성립할 때 출력데이타(DOUT)의 발생을 제어하기 위한 제어 신호(A)나 제어신호(D)를 인에이블시키는 데이타 입력제어부(31)와; 상기 제어신호(A)를 가공하여 소정의 폭을 갖는 원쇼트 펄스를 발생하는 원쇼트펄스 발생기(32)와; 원쇼트펄스 발생기(32)의 출력신호가 인에이블상태를 유지하는 동안 소정 레벨 이상의 신호(C)를 출력하는 부트 스트랩부(33)와; 논리“하이”의 출력데이타(DOUT)를 발생할 때 소정 시간동안 상기 제어신호(A), (C)를 이용하여 출력전압을 급속히 상승시킨 후 그 제어신호(C)만을 이용하여 소정 레벨을 유지하고, 상기 제어신호(D)를 이용하여 논리 “하이”의 출력데이타(DOUT)를 발생하는 데이타 출력부(34)로 구성한 것이다.Accordingly, in order to solve this problem, the present invention satisfies the input conditions of the output enable signal DOBEN and the input data DOT, or the output enable signal DOBEN and the inverted input data. A data input control unit 31 for enabling a control signal A or a control signal D for controlling the generation of the output data DOUT when an input condition of? A one short pulse generator 32 for processing the control signal A to generate a one short pulse having a predetermined width; A bootstrap unit 33 for outputting a signal C or more of a predetermined level while the output signal of the one-short pulse generator 32 remains enabled; When generating the logic "high" output data DOUT, the output voltage is rapidly increased by using the control signals A and C for a predetermined time, and then the predetermined level is maintained using only the control signal C. The data output unit 34 generates the output data DOUT of logic “high” by using the control signal D. FIG.
Description
제1도는 일반적인 출력 버퍼의 회로도.1 is a circuit diagram of a typical output buffer.
제2도는 제1도에서 부트 스트랩부의 상세 회로도.2 is a detailed circuit diagram of the bootstrap portion in FIG.
제3도의 (가)는 제1도에서의 출력전압 타이밍도.3A is a timing diagram of output voltage in FIG. 1.
(나)는 전류 소모량을 보인 설명도.(B) is an explanatory diagram showing the current consumption.
제4도는 본 발명 출력 버퍼회로의 일실시 예시도.4 is an exemplary diagram of an output buffer circuit of the present invention.
제5도는 제4도에서 원쇼트펄스 발생기의 상세 회로도.5 is a detailed circuit diagram of the one short pulse generator in FIG.
제6도의 (가) 내지 (다)는 제5도 각부의 파형도.6A to 6C are waveform diagrams of respective parts of FIG.
제7도는 제4도에서 부트 스트립부의 상세 회로도.7 is a detailed circuit diagram of the boot strip in FIG.
제8도의 (가)는 본 발명에 의한 출력전압의 파형도.8A is a waveform diagram of an output voltage according to the present invention.
(나)는 본 발명에 의한 출력전류의 파형도.(B) is a waveform diagram of the output current according to the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
31:데이타 입력제어부32:원쇼트펄스 발생기31: data input control unit 32: one short pulse generator
33:부트 스트랩부34:데이타 출력부33: Boot strap part 34: Data output part
본 발명은 반도체회로에 적용되는 데이타 출력버퍼의 설계기술에 관한 것으로, 특히 고속동작이 가능하고 노이즈가 발생되는 것을 방지할 수 있도록 두가지의 제어경로를 통해 구동이 제어되도록 한 출력 버퍼회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a design technology of a data output buffer applied to a semiconductor circuit, and more particularly to an output buffer circuit in which driving is controlled through two control paths to enable high-speed operation and to prevent noise from occurring. .
제1도는 일반적인 출력 버퍼의 회로도로서 이에 도시한 바와 같이, 소정 주파수의 신호를 생성하는 발진기(11)와; 출력인에이블신호(DOBEN)와 입력데이타(DOT)를 낸드조합하는 낸드게이트(ND11)와; 상기 낸드게이트(ND11)의 출력신호에 의해 구동되어 상기 발진기(11)의 출력신호를 근거로 직선성이 양호한 소정 레벨의 신호를 생성하는 부트 스트랩부(12)와; 상기 출력인에이블신호(DOBEN)와 반전입력데이타()를 낸드조합하는 낸드게이트(ND12)와; 상기 낸드게이트(ND12)의 출력신호를 반전출력하는 인버터(I11)와; 상기 부트 스트랩부(12) 및 인버터(I11)의 출력신호에 따라 출력데이타(DOUT)를 발생하는 데이타 출력부(13)로 구성된 것으로, 이의 작용을 제2도 및 제3도를 참조하여 설명하면 다음과 같디.1 is a circuit diagram of a general output buffer and, as shown therein, an oscillator 11 for generating a signal of a predetermined frequency; A NAND gate ND11 for NAND combining the output enable signal DOBEN and the input data DOT; A bootstrap unit 12 driven by an output signal of the NAND gate ND11 to generate a signal having a predetermined linearity based on the output signal of the oscillator 11; The output enable signal DOBEN and the inverted input data NAND gate (ND12) for NAND combination; An inverter I11 for inverting and outputting an output signal of the NAND gate ND12; The bootstrap unit 12 and the data output unit 13 generating the output data DOUT according to the output signal of the inverter I11. The operation thereof will be described with reference to FIGS. 2 and 3. It looks like this.
발진기(11)에 발진인에이블신호(OSCEN)가 공급되어 이로부터 소정 주파수의 발진신호(OSC)가 출력되고 있는 상태에서, 데이타를 출력하기 위해 출력인에이블신호(DOBEN)를 “하이”로 공급하면, 입력데이타(DOT)가 “하이”일때 낸드게이트(ND11)에서 “로우”신호가 출력되어 부트 스트랩부(12)가 구동된다.While the oscillation enable signal OSCEN is supplied to the oscillator 11 and the oscillation signal OSC of a predetermined frequency is output therefrom, the output enable signal DOBEN is supplied "high" to output data. When the input data DOT is “high”, a “low” signal is output from the NAND gate ND11 to drive the bootstrap unit 12.
이때, 상기 부트 스트랩부(12)의 출력전압이 전원단자(VCC)보다 VCC+2VT가 되면 이에 의해 엔모스(NM11)가 온되고 이때, 엔모스(NM12)는 오프상태를 유지하므로 “하이”의 출력데이타(DOUT)가 발생된다.At this time, when the output voltage of the bootstrap unit 12 becomes V CC + 2V T than the power terminal V CC , the NMOS 11 is turned on by this, and the NMOS 12 is maintained at the off state. "High" output data (DOUT) is generated.
그러나, 상기 입력데이타(DOT)의 반전입력데이타()가 “하이”로 공급되면 이에 의해 낸드게이트(ND12)에서 “로우”가 출력되고, 이는 인버터(I11)를 통해 “하이”로 반전되어 상기 엔모스(NM12)를 온시키게 되므로 이때에는 “로우”의 출력데이타(DOUT)가 발생된다.However, the inverted input data of the input data DOT ( ) Is supplied as "high", thereby outputting "low" at the NAND gate ND12, which is inverted to "high" through the inverter I11 to turn on the NMOS 12 at this time. ”Output data (DOUT) is generated.
제2도는 제1도에서 부트 스트랩부(12)의 상세 회로도로서 상기 낸드게이트(ND11)의 출력이 “로우”일때를 예로하여 이의 작용을 설명하면, 이때, 부트 스트랩회로부(21)에 의해 VCC+2VT이상의 전압이 발생되는데, 이때, 이 레벨을 유지하기 위하여 레벨 유지부(22)가 동작하고, 그 부트 스트랩회로부(21)의 출력전압이 그 VCC+2VT를 상회하는 순간 클램프회로(23)에 의해 클램핑되므로 그 전압이 더 이상 상승되는 것이 방지된다.FIG. 2 is a detailed circuit diagram of the bootstrap section 12 in FIG. 1 and illustrates the operation of the NAND gate ND11 when the output of the NAND gate ND11 is “low”. A voltage of CC + 2V T or more is generated. At this time, the level holding unit 22 operates to maintain this level, and the instantaneous clamp of the bootstrap circuit unit 21 exceeds the V CC + 2V T. It is clamped by the circuit 23 so that its voltage is no longer raised.
한편, 제3도는 제2도의 출력 타이밍을 보인 것이다. 즉, 제3도의 (가)는 출력전압의 타이밍도이고, 제3도의 (나)는 전류 소모량을 보인 설명도이다.3 shows the output timing of FIG. That is, (a) of FIG. 3 is a timing diagram of an output voltage, and (b) of FIG. 3 is an explanatory diagram showing a current consumption amount.
그러나, 이와 같은 종래의 출력 버퍼회로에 있어서는 출력데이타가 “하이”일때 출력단에서 하나의 모스트랜지스터만이 구동되므로 동작속도가 느리고, 상측 모스트랜지스터의 게이트에 비교적 높은 전압(VCC+2VT)이 계속 유지되어 논리치 “로우”로 천이될때 많은 지연시간이 발생되며, 많은 량의 방전전류에 의해 잡음이 발생되는 등의 결함이 있었다.However, in the conventional output buffer circuit, when only one MOS transistor is driven at the output terminal when the output data is "high", the operation speed is slow and a relatively high voltage (V CC + 2V T ) is applied to the gate of the upper MOS transistor. There are many defects such as delay time and noise generated by a large amount of discharge current.
따라서, 본 발명의 목적은 출력버퍼의 입력에 대한 두개의 제어경로를 두어 하나는 부트 스트랩회로에 의해 출력의 상승시에만 도통되고, 다른 하나는 전원 단자전압까지 상승되어 출력이 논리 하이인 상태에서 계속 도통상태를 유지하는 출력 버퍼회로를 제공함에 있다.Therefore, the object of the present invention is to provide two control paths for the input of the output buffer so that one is conducting only when the output is raised by the bootstrap circuit, and the other is raised to the power supply terminal voltage to continue while the output is logic high. An output buffer circuit for maintaining a conductive state is provided.
제4도는 상기의 목적을 달성하기 위한 본 발명 출력 버퍼회로의 일실시 예시도로서 이에 도시한 바와 같이, 출력인에이블신호(DOBEN)와 입력데이타(DOT)의4 is an exemplary diagram of an output buffer circuit of the present invention for achieving the above object. As shown in FIG. 4, the output enable signal DOBEN and the input data DOT are
입력조건이 성립하거나 출력인에이블신호(DOBEN)와 반전입력데이타()의 입력조건이 성립할 때 출력데이타(DOUT)의 발생을 제어하기 위한 제어 신호(A)나 제어신호(D)를 인에이블시키는 데이타 입력제어부(31)와; 상기 제어신호(A)를 가공하여 소정의 폭을 갖는 원쇼트 펄스를 발생하는 원쇼트펄스 발생기(32)와; 원쇼트펄스 발생기(32)의 출력신호가 인에이블상태를 유지하는 동안 소정 레벨(VCC+2VT) 이상의 신호(C)를 출력하는 부트 스트랩부(33)와; 논리“하이”의 출력데이타(DOUT)를 발생할 때 소정 시간동안 상기 제어신호(A), (C)를 이용하여 출력전압을 급속히 상승시킨 후 그 제어신호(C)만을 이용하여 소정 레벨을 유지하고, 상기 제어신호(D)를 이용하여 논리 “하이”의 출력데이타(DOUT)를 발생하는 데이타 출력부(34)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용 및 효과를 첨부한 제5도 내지 제8도를 참조하여 상세히 설명하면 다음과 같다.Input condition is satisfied or output enable signal DOBEN and inverted input data A data input control unit 31 for enabling a control signal A or a control signal D for controlling the generation of the output data DOUT when an input condition of? A one short pulse generator 32 for processing the control signal A to generate a one short pulse having a predetermined width; A bootstrap unit 33 for outputting a signal C equal to or higher than a predetermined level (V CC + 2V T ) while the output signal of the one-short pulse generator 32 remains enabled; When generating the logic "high" output data DOUT, the output voltage is rapidly increased by using the control signals A and C for a predetermined time, and then the predetermined level is maintained using only the control signal C. And a data output unit 34 for generating a logic “high” output data DOUT by using the control signal D. FIGS. 5 to 5 attached to the operation and effect of the present invention configured as described above. Referring to Figure 8 in detail as follows.
출력인에이블신호(DOBEN)가 논리치 “하이”로 공급되고 입력데이타(DOT)가 논리치 “하이”로 공급되면, 낸드게이트(ND31)에서 “로우”가 출력되고, 이는 인버터(I31)를 통해 “하이”로 반전되어 이로부터 제6도의 (가)와 같은 “하이”신호가 출력되며, 이에 의해 엔모스(NM32)가 온된다.When the output enable signal DOBEN is supplied to the logic value "high" and the input data DOT is supplied to the logic value "high", "low" is output from the NAND gate ND31, which turns on the inverter I31. Through this, it is inverted to "high", and from this, the "high" signal as shown in (a) of FIG. 6 is outputted, thereby turning on the NMOS 32.
상기 인버터(I31)에서 출력되는 “하이”신호가 다른 한편으로는 제5도와 같이 구성된 원쇼트 펄스 발생기(32)에 공급되어 직접 낸드게이트(ND51)의 일측 입력신호로 공급됨과 아울러 직렬접속된 인버터(I51-I55)를 통해 제6도의 (나)와 같이 소정 시간 지연된 후 그 낸드게이트(ND51)의 타측 입력단자에 공급되므로 이로부터 제6도의 (다)와 같은 부극성의 원쇼트 펄스가 출력된다.The "high" signal output from the inverter I31 is supplied to the one-shot pulse generator 32 configured on the other hand as shown in FIG. After a predetermined time delay as shown in (B) of FIG. 6 through (I51-I55), it is supplied to the other input terminal of the NAND gate ND51, so that a negative one-shot pulse as shown in (C) of FIG. 6 is output therefrom. do.
이에 따라 상기 원쇼트 펄스의 주기동안 제7도와 같이 구성된 부트 스트랩부(33)가 구동되어 이로부터 VCC+2VT이상의 전압이 출력되고, 이에 의해 엔모스(NM31)가 온되므로 결국, 두개의 엔모스(NM31), (NM32)를 통해 출력전압제8도의 (가)에서와 같이 급속히 상승된다. 더구나, 상기 엔모스(NM31)의 게이트에는 상기 VCC+2VT이상의 전압이 공급되어 엔모스(NM32)보다 더 많은 전류를 공급하게 되므로 출력단의 전압이 규정 레벨까지 상승되는데 소요되는 시간이 대폭적으로 단축된다.Accordingly, during the period of the one short pulse, the bootstrap unit 33 configured as shown in FIG. 7 is driven to output a voltage equal to or greater than V CC + 2V T , thereby turning on the NMOS 31 so that the two NMOS31 turns on. Through NMOS 31 and NM32, the output voltage is rapidly increased as shown in FIG. In addition, since the voltage of V CC + 2V T or more is supplied to the gate of the NMOS 31 to supply more current than the NMOS 32, the time required for the voltage at the output terminal to rise to a predetermined level is greatly increased. It is shortened.
한편, 상기 입력데이타(DOT)의 반전입력데이타()가 “하이”로 공급되면, 이에 의해 상기 낸드게이트(ND31)에서 “하이”가 출력되고, 이는 인버터(I31)를 통해 “로우”로 반전되어 상기 엔모스(NM32)의 게이트에 공급되고, 다른 한편으로는 상기 원쇼트펄스 발생기(32)에 공급되어 상기 부트 스트랩부(33)가 구동정지상태를 유지하게 되므로 즉, 상기 엔모스(NM31), (NM32)의 게이트에 모두 “로우”가 공급되므로 그들이 모두 오프상태를 유지한다.On the other hand, the inverted input data of the input data (DOT) ( ) Is supplied as "high", thereby outputting "high" at the NAND gate ND31, which is inverted to "low" through the inverter I31 and supplied to the gate of the NMOS 32, On the other hand, since the bootstrap portion 33 is supplied to the one short pulse generator 32 to maintain the driving stop state, that is, "low" is applied to all of the gates of the NMOS 31 and NM32. As they are supplied they are all off
그러나, 이때, 낸드게이트(ND12)에서 “로우”가 출력되고, 이는 인버터(I11)를 통해 “하이”로 반전되어 상기 엔모스(NM12)를 온시키게 되므로 “로우”의 출력데이타(DOUT)가 발생된다.However, at this time, "low" is output from the NAND gate ND12, which is inverted to "high" through the inverter I11 to turn on the NMOS 12, so that the output data DOUT of "low" is Is generated.
결국, 상기의 설명에서와 같이 출력데이타(DOUT)를 발생할때 이중 경로를 통해 출력단을 제어하게 되므로 제8도의(가)에서와 같이 출력전압이 고속으로 상승되고, 제8도의 (나)와 같이 전류소모량이 줄어들게 된다.As a result, when the output data DOUT occurs as described above, the output terminal is controlled through a dual path, so that the output voltage is increased at a high speed as shown in FIG. 8A, and as shown in FIG. 8B. Current consumption is reduced.
즉, 부트 스트랩부(33)를 사용하되, 출력단의 전압이 승상되는 시간에만 엔모스(NM31)의 게이트에 VCC+2VT이상의 전압을 공급하여 출력전압의 상승시간을 단축하고, 소정 시간이 경과된 후에는 하나의 엔모스(NM32)의 게이트에만 전원단자전압(VCC) 레벨의 전압을 공급하여 최종 출력전압이 VCC-VT가 되도록 함으로써 다음 사이클에서 출력데이타( DOUT)가 반전되거나 하이 임피던스 상태로 될때 만큼 방전전류가 감소되어 잡음이 발생되는 것을 방지할 수 있게 되고, 반전시간을 단축할 수 있게 된다.That is, the bootstrap unit 33 is used, but the voltage of V CC + 2V T or more is supplied to the gate of the NMOS 31 only at the time when the voltage of the output terminal rises, thereby shortening the rise time of the output voltage, After the elapsed time, the output data (DOUT) is reversed in the next cycle by supplying the voltage of the power terminal voltage (V CC ) level to only the gate of one NMOS32 so that the final output voltage becomes V CC -V T. The discharge current is reduced as much as the high impedance state, so that noise can be prevented from occurring and the inversion time can be shortened.
왜냐하면, 통상적으로 반도체 메모리의 인터페이스의 전압이 TTL 레벨인 경우 논리치 “하이”가 2.4V로서 5V의 전원단자전압(Vcc)에 비하여 낮기 때문에 2.4V까지의 상승시간을 단축시키고 그 이후의 레벨은 기존의 레벨보다 낮게 하는 것이 유리하기 때문이다.This is because, when the voltage of the interface of the semiconductor memory is at the TTL level, the logic value “high” is 2.4V, which is lower than that of the 5V power supply terminal voltage (Vcc). Therefore, the rise time to 2.4V is shortened and the subsequent level is This is because it is advantageous to lower the existing level.
물론, 출력데이타(DOUT)가 논리치 “로우”일때에도 상기의 제어동작은 동일하게 적용된다. 이때, 엔모스(NM33)의 게이트에 전원단자전압(Vcc)이 공급되므로 VT드롭현상이 발생되지 않는다.Of course, the above control operation is equally applied even when the output data DOUT is a logic value "low". At this time, yen, so the power supply terminal voltage (Vcc) is supplied to the gate of the MOS (NM33) V T does this drop phenomenon is not generated.
이상에서 상세히 설명한 바와 같이, 본 발명은 출력단의 전압이 상승되는 시간에 추가된 엔모스를 통해 출력전압의 상승시간을 단축하고, 소정 시간이 경과된 후에는 원래의 엔모스를 통해 일정 레벨의 출력전압(Vcc-VT)이 유지되게 함으로써 다음 사이클에서 출력데이타가 반전되거나 하이 임피던스 상태로 될 때 그만큼 방전전류가 감소되어 잡음이 발생되는 것을 방지할 수 있게 되고, 반전시간을 단축할 수 있게 되어 결과적으로 동작속도가 향샹되고, 전력소모량을 줄일 수 있게 되는 효과가 있다.As described in detail above, the present invention shortens the rise time of the output voltage through an NMOS added to the time when the voltage at the output terminal rises, and outputs a constant level through the original NMOS after a predetermined time has elapsed. By maintaining the voltage (Vcc-V T ), when the output data is reversed or becomes high impedance in the next cycle, the discharge current is reduced by that amount, and noise can be prevented, and the inversion time can be shortened. As a result, the operation speed is improved, and the power consumption can be reduced.
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Payment date: 20070419 Year of fee payment: 9 |
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