KR19980054492A

KR19980054492A - Semiconductor device manufacturing method

Info

Publication number: KR19980054492A
Application number: KR1019960073655A
Authority: KR
Inventors: 최홍길; 박찬동
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1996-12-27
Filing date: 1996-12-27
Publication date: 1998-09-25
Also published as: KR100402935B1

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

반도체 장치 제조 방법.Semiconductor device manufacturing method.

2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention

비트라인과 전하저장전극 콘택매개물간에 오버랩 마진으로 인해 마스크 공정시 약간의 미스-얼라인으로도 발생되어도 브릿지를 방지하여, 공정마진을 향상시키고자 함.Due to the overlap margin between the bit line and the charge storage electrode contact media, the process margin is improved by preventing the bridge even if slight misalignment occurs during the mask process.

3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention

콘택매개물 상에 브릿지 방지용 절연막을 형성하며, 상기 절연막의 비트라인 코택 부위를 오픈시킬때 네가티브 포토레지스트를 사용한 마스크 공정을 수행한다.An insulating film for preventing a bridge is formed on the contact medium, and a mask process using a negative photoresist is performed when the bit line contact portion of the insulating film is opened.

4. 발명의 중요한 용도4. Important uses of the invention

DRAM 제조 공정DRAM manufacturing process

Description

Semiconductor device manufacturing method

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 다이나믹 램(Dynamic RAM) 제조 시, 비트라인 전도막과 전하저장전극 전도막 간의 단락을 방지하고자하는 반도체 장치 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device, which is intended to prevent a short circuit between a bit line conductive film and a charge storage electrode conductive film during the manufacture of a dynamic RAM.

반도체 메모리 소자의 집적도가 높아짐에 따라 DRAM을 제조 함에 있어, 비트라인 콘택홀과 전하저장전극 콘택홀을 동시에 형성하는 방법이 제안되고 있다.As the degree of integration of semiconductor memory devices increases, a method of simultaneously forming bit line contact holes and charge storage electrode contact holes has been proposed.

도 1은 종래기술에 따른 DRAM 제조 공정중의 한 단면도로서, 층간산화막(13)을 선택 식각하여 실리콘 기판(11)의 트랜지스터의 접합(10)에 비트라인 콘택홀 및 전하저장전극 콘택홀을 동시에 형성하고, 비트라인용 전도막(13)을 증착 후 패터닝하여 비트라인(13a)과 전하저장전극 콘택 매개물(13b)를 형성한 다음, 층간산화막의 형성 공정, 전하저장전극 콘택홀 형성 공정을 차례로 실시한 다음, 전하저장전극(15)을 형성한 상태이다.1 is a cross-sectional view of a DRAM manufacturing process according to the related art, in which a bit line contact hole and a charge storage electrode contact hole are simultaneously formed in a junction 10 of a transistor of a silicon substrate 11 by selectively etching an interlayer oxide layer 13. The bit line conductive film 13 is deposited and then patterned to form the bit line 13a and the charge storage electrode contact medium 13b, followed by the formation of the interlayer oxide film and the charge storage electrode contact hole forming process. Then, the charge storage electrode 15 is formed.

도면에 도시된 바와 같이 종래기술은 비트라인콘택홀과 전하저장전극 콘택홀을 동시에 형성함으로써, 전하저장전극 콘택 마진을 높여주었으나, 비트라인(13a)과 전하저장전극 콘택 매개물(13b)간의 스페이스 마진이 작아서(≤0.05㎛) 비트라인 마스크 작업시 약간의 미스-얼라인(Mis-align)이 발생하게되더라도 서로 브릿지 되어 소자의 동작에 치명적인 손상을 주는 결과를 가져온다.As shown in the figure, the prior art increases the charge storage electrode contact margin by simultaneously forming the bit line contact hole and the charge storage electrode contact hole, but the space between the bit line 13a and the charge storage electrode contact medium 13b. The margins are small (≤0.05µm), but even slight misalignment during bitline masking can bridge them, resulting in catastrophic damage to the device's operation.

본 발명은 비트라인과 전하저장전극 콘택 매개물간의 브릿지를 방지하는 반도체 장치 제조 방법을 제공함을 그 목적으로 한다.It is an object of the present invention to provide a method for manufacturing a semiconductor device which prevents bridge between a bit line and a charge storage electrode contact medium.

도 1은 종래기술에 따른 DRAM 제조 공정중의 한 단면도,1 is a cross-sectional view of a DRAM manufacturing process according to the prior art,

도 2A 내지 도 2D는 본 발명의 일실시예에 따른 DRAM 제조 공정도.2A-2D are DRAM manufacturing process diagrams in accordance with one embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

20: 트랜지스터의 접합21: 실리콘 기판20: junction of transistor 21: silicon substrate

22: 제1층간산화막23a: 비트라인 콘택 매개물22: first interlayer oxide film 23a: bit line contact medium

23b: 전하저장전극 콘택 매개물24: 브릿지 방지용 절연막23b: charge storage electrode contact medium 24: insulating film for preventing bridges

25: 네가티브 포토레지스트 패턴26: 비트라인용 전도막25: negative photoresist pattern 26: conductive film for bit line

26a: 비트라인27,29: 포레지스트 패턴26a: bit lines 27 and 29: resist pattern

28: 제2층간산화막28: second interlayer oxide film

본 발명의 반도체 장치 제조 방법은, 제1층간절연막을 선택식각하여 제1콘택홀과 제2콘택홀을 형성하는 단계; 상기 제1콘택홀과 제2콘택홀 내부에 각각 제1콘택 매개물과 제2콘택 매개물을 형성하는 단계; 상기 제1콘택 매개물이 오픈된 절연막패턴을 형성하는 단계; 오픈되어 노출시 상기 제1콘택 매개물에 콘택되는 제2전도막패턴을 형성하는 단계; 및 전체구조 상부에 제2층간절연막을 형성하고 선택식각하여 상기 제2콘택 매개물을 노출시키는 단계를 포함하여 이루어진다.A method of manufacturing a semiconductor device according to the present invention may include forming a first contact hole and a second contact hole by selectively etching a first interlayer insulating film; Forming a first contact medium and a second contact medium in the first contact hole and the second contact hole, respectively; Forming an insulating layer pattern on which the first contact medium is opened; Forming a second conductive film pattern which is opened to contact the first contact medium when exposed; And forming and selectively etching a second interlayer dielectric layer over the entire structure to expose the second contact medium.

도 2A 내지 도 2D는 본 발명의 일실시예에 따른 DRAM 제조 공정도로서, 이를 통해 본 발명의 일실시예를 상세히 설명한다.2A to 2D are diagrams illustrating a DRAM manufacturing process according to an embodiment of the present invention, which describes one embodiment of the present invention in detail.

먼저, 도 2A와 같이 제1층간산화막(22)을 선택 식각하여 실리콘 기판(21)의 트랜지스터의 접합(20)에 비트라인 콘택홀 및 전하저장전극 콘택홀을 동시에 형성하고, 도핑된 폴리실리콘 물질과 같은 콘택 매개물 전도막(23)을 증착 후, 두 콘택홀의 상부가 열릴때까지 마스크 없이 전면 건식 식각을 실시하여, 비트라인 콘택 매개물(23a)과 전하저장전극 콘택 매개물(23b)를 형성한다. 전면식각은 클로린 베어링 가스를 사용한 플라즈마 식각을 이용한다.First, as shown in FIG. 2A, the first interlayer oxide layer 22 is selectively etched to simultaneously form a bit line contact hole and a charge storage electrode contact hole in the junction 20 of the transistor of the silicon substrate 21, and then a doped polysilicon material After the deposition of the contact medium conductive film 23 as described above, dry etching is performed without a mask until the upper portions of the two contact holes are opened, thereby forming the bit line contact medium 23a and the charge storage electrode contact medium 23b. Front etching uses plasma etching using chlorine bearing gas.

이어서, 도 2B와 같이 층간산화막(22)과 1.5:1 이상의 식각선택비을 갖는 TEOS막과 갖는 박막으로 브릿지 방지용 절연막(24)을 전면에 증착하고, 그 상부에 네가티브 포토레지스트를 형성한 다음, 비트라인 마스크 공정으로 네가티브 포토레지스트 패턴(25)을 형성한다. 네가티브 포토레지스트는 일반적인 포지티브 포토레지스트와는 달리 노광된 부분이 현상되지 않고 노광되지 않은 부분이 현상되는 특성을 가지고 있어, 별도의 레티클 없이 기존의 DRAM 제조 공정에서 사용하고 있는 레티클(비트라인 레티클)을 사용하여 작업을 진행할 수 있다.Subsequently, as shown in FIG. 2B, a bridge prevention insulating film 24 is deposited on the entire surface using an interlayer oxide film 22 and a TEOS film having an etching selectivity of 1.5: 1 or more, and a negative photoresist is formed thereon. The negative photoresist pattern 25 is formed by a line mask process. Unlike general positive photoresist, negative photoresist does not develop exposed part but develops unexposed part. Therefore, the negative photoresist does not use a reticle. Can be used to proceed.

이어서, 도 2C는 네가티브 포토레지스트 패턴(25)을 식각장벽으로 절연막(24)을 건식식각한 다음, 네가티브 포토레지스트 패턴(25)을 제거하고, 비트라인용 전도막(26)을 형성한 후 비트라인 마스크 공정으로 포레지스트 패턴(27)을 형성한 상태로서, 이때, 마스크 공정시의 미스-얼라인으로 인해 레지스트 패턴(27)이 전하저장전극 콘택 쪽으로 치우쳐 있음을 알 수 있다.Subsequently, in FIG. 2C, the insulating film 24 is dry-etched using the negative photoresist pattern 25 as an etch barrier, and then the negative photoresist pattern 25 is removed, and the bit line conductive film 26 is formed. As the photoresist pattern 27 is formed by the line mask process, it can be seen that the resist pattern 27 is biased toward the charge storage electrode contact due to a misalignment during the mask process.

계속해서, 도 2D는 건식식각에 의해 비트라인(26a)을 형성한 다음, 레지스트 패턴(27)을 제거하고, 제2층간산화막(28)을 증착한 후, 전하저장전극 마스크용 레지스트 패턴(29) 형성한 상태로서, 이때 도면의 (A)지역에서 보이는 것 같이 비트라인(26a)이 미스-얼라인되어 전하저장전극용 콘택 부위로 침범하여도 전하저장전극용 콘택의 윗부분에 기 형성된 브릿지 방지용 절연막(24)에 의하여 보호되어, 향후 전하저장전극용 콘택을 형성할 때(도면 2D도의 점선 참조)에 도면의 (B)만큼의 마진을 여전히 존재시켜 자기정렬식각의 특성을 가진다.Subsequently, in FIG. 2D, after forming the bit line 26a by dry etching, the resist pattern 27 is removed, the second interlayer oxide film 28 is deposited, and then the resist pattern 29 for the charge storage electrode mask. In this case, as shown in the area (A) of the figure, the bit line 26a is miss-aligned and prevents the bridge formed on the upper portion of the charge storage electrode contact even if it invades the contact portion for the charge storage electrode. Protected by the insulating film 24, when forming a contact for the charge storage electrode in the future (refer to the dotted line in FIG. 2D), the margin as much as (B) in the figure is still present to have the characteristics of self-aligned etching.

이상의 설명에서 본 발명을 DRAM 제조 공정을 일예로써 설명하였으나, 본 발명은 이와 비슷한 공정을 필요로하는 반도체 소자 제조 공정에 모두 적용할 수 있는 등, 본 발명은 기술적 사상을 벗어나지 않은 범위에서 변형 및 치환될 수 있다.In the above description, the present invention has been described as an example of a DRAM manufacturing process, but the present invention can be applied to any semiconductor device manufacturing process requiring a similar process, and the present invention can be modified and substituted without departing from the technical spirit. Can be.

본 발명은 비트라인 콘택홀과 전하저장전극 콘택홀을 동시에 형성하는 공정으로 반도체 소자를 제조 함에 있어, 비트라인과 전하저장전극 콘택 간의 브릿지를 방지하는 충분한 공정마진을 확보하여 반도체소자의 특성을 향상시키고 수율을 증가시키는 효과가 있다.The present invention is a process of forming a bit line contact hole and a charge storage electrode contact hole at the same time to improve the characteristics of the semiconductor device by securing a sufficient process margin to prevent the bridge between the bit line and the charge storage electrode contact It has the effect of increasing the yield.

Claims

Selectively etching the first interlayer insulating layer to form a first contact hole and a second contact hole;

Forming a first contact medium and a second contact medium in the first contact hole and the second contact hole, respectively;

Forming an insulating layer pattern on which the first contact medium is opened;

Forming a second conductive film pattern contacting the open and exposed first contact medium; And

And forming a second interlayer insulating film over the entire structure and selectively etching to expose the second contact medium.

The method of claim 1,

And the first contact hole and the second contact hole are bit line contact holes and charge storage electrode contact holes of a DRAM, respectively, and the second conductive layer pattern is a bit line.

The method of claim 1,

Forming the first contact medium and the second contact medium,

Forming a medium on the entire structure;

And etching the entire surface of the first and second contact holes without a mask to immerse the intermediate material in the first and second contact holes.

The method of claim 2,

The forming of the insulating layer pattern in which the first contact medium is opened may include:

A method of manufacturing a semiconductor device, comprising forming an insulating film over the entire structure, and performing a bit line mask and an etching process using a negative photoresist.

The method of claim 4, wherein

And the insulating film is a thin film having an etching selectivity of 1.5: 1 or more with the first interlayer insulating film.

The method of claim 3,

And the first and second contact mediators are doped polysilicon films.

The method of claim 6,

And etching the entire surface of the first and second contact holes to contain the intermediate material by plasma etching using chlorine bearing gas.