KR100252900B1 - Method for fabricating semiconductor memory device - Google Patents

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Abstract

PURPOSE: A method for fabricating a semiconductor memory device is provided to improve reliability and yield of the device. CONSTITUTION: In the method, the first insulating layer(22) and a photoresist layer are formed on a semiconductor substrate, and then the photoresist layer is selectively patterned to define a node contact hole. Next, by using the patterned photoresist layer as a mask, the first insulating layer(22) is selectively removed to form the first node contact hole(24). Then, the first polysilicon layer(25) and the second insulating layer(26) are sequentially formed over the first insulating layer(22) and selectively patterned together with the first insulating layer(22) to additionally form the second node contact hole(28) in a region where the node contact hole is expected but not formed. The second polysilicon layer(29) is then formed over the second insulating layer(26), and the first and second polysilicon layers(25,29) and the second insulating layer(26) are selectively removed to form a storage node.

Description

반도체 메모리 장치의 제조방법Manufacturing Method of Semiconductor Memory Device

본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로 특히, 핀 타입 커패시터를 제조할 때 핀 사이의 절연막을 제거하는 습식 식각 공정시의 스토리지 노드가 부분적으로 떨어짐을 방지하기에 적당한 반도체 메모리 장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of manufacturing a semiconductor memory device suitable for preventing a partial drop of a storage node during a wet etching process in which an insulating film between pins is removed when a pin type capacitor is manufactured. It is about.

반도체소자의 발전에 따라 하나의 반도체 칩상에 많은 소자들을 집적시키는 작업이 활발히 진행되고 있다. 특히 DRAM(Dynamic Random Access Memory)의 메모리셀에 있어서는 소자크기를 최소로 하기 위해서 여러가지 다양한 셀 구조가 제안되고 있다.BACKGROUND With the development of semiconductor devices, the work of integrating many devices on one semiconductor chip has been actively performed. In particular, in memory cells of DRAM (Dynamic Random Access Memory), various various cell structures have been proposed to minimize the device size.

일반적으로 DRAM 메모리셀은 하나의 트랜지스터와 하나의 커패시터로 구성된다. 이와 같이 하나의 트랜지스터와 하나의 커패시터로 구성된 메모리셀에 있어서, 신호전하는 트랜지스터(스위칭 트랜지스터)에 연결되는 커패시터의 스토리지 노드(Storage Node)에 저장된다. 따라서 반도체 메모리 소자의 고집적화로 인해 메모리셀의 크기가 작아지면 이에 따라 커패시터의 크기도 작아지게 되므로 스토리지 노드에 저장할 수 있는 전하의 수도 감소하게 된다. 그러므로 원하는 신호를 오동작 하는 일 없이 전달하기 위해서는 신호전달에 필요한 커패시터 용량확보를 위해 메모리셀의 커패시터 스토리지 노드가 어떤 정해진 값 이상의 표면적을 가져야 한다. 따라서 메모리셀 크기의 축소화를 위해서는 커패시터의 스토리지 노드가 반도체기판의 제한된 영역내에 상대적으로 큰 표면적을 가져야 한다. 그러므로 커패시터의 형태가 평판(Parallel Plate) 구조에서 핀(FIN) 또는 실린더 구조 등을 이용하게 되었다.Generally, a DRAM memory cell is composed of one transistor and one capacitor. As described above, in a memory cell including one transistor and one capacitor, signal charges are stored in a storage node of a capacitor connected to a transistor (switching transistor). Therefore, when the size of the memory cell is reduced due to the high integration of the semiconductor memory device, the size of the capacitor is also reduced, thereby reducing the number of charges that can be stored in the storage node. Therefore, in order to deliver the desired signal without malfunctioning, the capacitor storage node of the memory cell must have a surface area above a certain value in order to secure the capacitor capacity required for signal transmission. Therefore, in order to reduce the size of the memory cell, the storage node of the capacitor should have a relatively large surface area within the limited area of the semiconductor substrate. Therefore, the form of the capacitor is to use the fin (FIN) or cylinder structure in the parallel plate structure.

이하에서 첨부된 도면을 참조하여 종래 반도체 메모리 장치의 제조방법을 설명하기로 한다.Hereinafter, a method of manufacturing a conventional semiconductor memory device will be described with reference to the accompanying drawings.

도 1a 내지 도 1f는 종래 반도체 메모리 장치의 제조공정 단면도이다.1A to 1F are cross-sectional views of a manufacturing process of a conventional semiconductor memory device.

먼저, 도 1a에 나타낸 바와 같이, 반도체기판(1)상에 제 1 산화막(2)을 형성한다음 상기 제 1 산화막(2)상에 제 1 감광막(3)을 도포한다. 이어서, 노드 콘택홀 영역을 정의하여 노드 콘택홀 영역의 상기 제 1 감광막(3)을 노광 및 현상공정으로 패터닝한다. 이때, 노광시의 불량(예를 들면, 포커스(Focus) 불량이나 레지스트 결함 또는 스테퍼의 파티클(particle)등)으로 인해서 제 1 감광막(3)에 완전히 노광 및 현상되지 못한 불량 부분(A)이 발생하였다. 즉, 기판상에서 상기 노드 콘택홀은 소정 거리를 두고 복수개 패터닝되는데 노광 불량이 발생한 부분에서는 노광 불량이 발생하지 않은 부분과 달리 제 1 감광막(3)이 패터닝(현상이 완전히 되지 못하므로)되지 못하는 부분이 발생하는 것이다.First, as shown in FIG. 1A, the first oxide film 2 is formed on the semiconductor substrate 1, and then the first photosensitive film 3 is coated on the first oxide film 2. Subsequently, a node contact hole region is defined to pattern the first photosensitive film 3 of the node contact hole region by an exposure and development process. At this time, a defective portion A that cannot be completely exposed and developed on the first photosensitive film 3 occurs due to a defect during exposure (for example, a defect in focus, a defect in a resist, or a particle of a stepper). It was. That is, a plurality of node contact holes are patterned on the substrate at a predetermined distance, but in a portion in which exposure failure occurs, a portion in which the first photoresist film 3 is not patterned (because it is not fully developed), unlike in a portion in which exposure failure occurs. This is what happens.

도 1b에 나타낸 바와 같이, 패터닝된 제 1 감광막(3)을 마스크로 이용한 식각공정으로 상기 제 1 산화막(2)을 선택적으로 제거하여 제 1 노드 콘택홀(4)을 형성한다. 이어서, 상기 제 1 감광막(3)을 제거한다. 그다음, 상기 제 1 노드 콘택홀(4)을 포함한 상기 제 1 산화막(2)상에 제 1 폴리실리콘층(5)을 형성한다. 그리고, 상기 제 1 폴리실리콘층(5)상에 제 2 산화막(6)을 형성한다. 이때, 제 1 감광막(3)에 불량이 발생한 부분(A)에서는 제 1 노드 콘택홀(4)이 형성되지 못한다.As shown in FIG. 1B, a first node contact hole 4 is formed by selectively removing the first oxide layer 2 by an etching process using the patterned first photoresist layer 3 as a mask. Subsequently, the first photosensitive film 3 is removed. Next, a first polysilicon layer 5 is formed on the first oxide film 2 including the first node contact hole 4. A second oxide film 6 is formed on the first polysilicon layer 5. In this case, the first node contact hole 4 may not be formed in the portion A in which the defect occurs in the first photosensitive film 3.

도 1c에 나타낸 바와 같이, 상기 제 2 산화막(6)상에 제 2 감광막(7)을 도포한다음 노광 및 현상공정으로 상기 제 1 노드 콘택홀(4)과 동일 위치의 상기 제 2 감광막(7)을 선택적으로 패터닝한다.As shown in FIG. 1C, the second photoresist film 7 is applied onto the second oxide film 6, and then the second photoresist film 7 at the same position as the first node contact hole 4 is subjected to exposure and development. ) Is optionally patterned.

도 1d에 나타낸 바와 같이, 상기 패터닝된 제 2 감광막(7)을 마스크로 이용한 식각공정으로 제 2 산화막(6)을 선택적으로 식각하여 제 2 노드 콘택홀(8)을 형성한다. 이어서, 상기 제 2 노드 콘택홀(8)을 포함한 상기 제 2 산화막(6)상에 제 2 폴리실리콘층(9)을 형성한다. 이때, 상기 제 2 노드 콘택홀(8)의 식각깊이는 제 2 산화막(6)의 두께와 동일한 깊이를 갖게 된다.As illustrated in FIG. 1D, the second oxide layer 6 is selectively etched to form a second node contact hole 8 by an etching process using the patterned second photoresist layer 7 as a mask. Subsequently, a second polysilicon layer 9 is formed on the second oxide film 6 including the second node contact hole 8. In this case, the etching depth of the second node contact hole 8 may have the same depth as the thickness of the second oxide layer 6.

도 1e에 나타낸 바와 같이, 상기 제 2 폴리실리콘층(9)상에 제 3 감광막(10)을 도포한다음 노광 및 현상공정으로 스토리지 노드 영역을 정의하여 스토리지 노드 영역에만 남도록 상기 제 3 감광막(10)을 패터닝한다. 이어서, 패터닝된 상기 제 3 감광막(10)을 마스크로 이용한 식각공정으로 상기 제 1 산화막(2) 상측의 상기 제 2 폴리실리콘층(9), 제 2 산화막(6) 및 제 1 폴리실리콘층(5)을 선택적으로 제거한다. 이때, 상기 스토리지 노드 영역은 상기 제 1 노드 콘택홀(4) 및 제 1 노드 콘택홀(4)에 인접한 소정영역으로 정의한다.As shown in FIG. 1E, the third photoresist layer 10 is coated on the second polysilicon layer 9, and then a storage node region is defined by an exposure and development process so that the third photoresist layer 10 remains only in the storage node region. Pattern). Subsequently, the second polysilicon layer 9, the second oxide film 6, and the first polysilicon layer (above the first oxide film 2) may be etched using the patterned third photosensitive film 10 as a mask. Optionally remove 5). In this case, the storage node area is defined as a predetermined area adjacent to the first node contact hole 4 and the first node contact hole 4.

도 1f에 나타낸 바와 같이, 상기 제 1, 제 2 폴리실리콘층(5)(9)사이의 상기 제 2 산화막(6)을 습식 식각 공정으로 제거하여 스토리지 노드(11)를 형성한다. 이때, 상기 제 1 폴리실리콘층(5)하부의 제 1 산화막(5)도 부분적으로 제거된다. 결국, 그와 같은 현상으로 제 1 노드 콘택홀(4)이 형성되지 않은 부분의 스토리지 노드(11)는 제 1 산화막(2)상에서 분리된다.As shown in FIG. 1F, the second oxide layer 6 between the first and second polysilicon layers 5 and 9 is removed by a wet etching process to form a storage node 11. At this time, the first oxide film 5 under the first polysilicon layer 5 is also partially removed. As a result, the storage node 11 in the portion where the first node contact hole 4 is not formed is separated on the first oxide film 2.

종래 반도체 메모리 장치의 제조방법에 있어서는 다음과 같은 문제점이 있었다.The conventional method of manufacturing a semiconductor memory device has the following problems.

첫째, 노드 콘택홀을 형성하기 위한 감광막 패터닝공정시 상기 감광막에 노광 불량 현상이 발생할 경우 반도체기판까지 노드 콘택홀이 형성되지 않으므로 스토리지 노드를 형성할 수 없어 반도체 메모리 장치의 신뢰도를 저하시킨다.First, in the photoresist patterning process for forming the node contact hole, if the exposure failure phenomenon occurs in the photoresist layer, the node contact hole is not formed until the semiconductor substrate, so that the storage node cannot be formed, thereby reducing the reliability of the semiconductor memory device.

둘째, 스토리지 노드로 사용하는 하층과 상층 폴리실리콘사이의 산화막을 제거하는 공정이 배치 타입의 습식식각이면 노광 불량이 발생한 부분의 스토리지 노드가 다른 웨이퍼로 이동하여 웨이퍼와 접촉하면서 접촉 불량으로 인한 웨이퍼의 손상을 입힐 수 있어 수율을 저하시킬 수 있다.Second, if the process of removing the oxide layer between the lower layer and the upper polysilicon used as the storage node is a batch type wet etching, the storage node in the portion where the exposure failure occurs is moved to another wafer, and the wafer is contacted with the wafer. It can cause damage and lower the yield.

본 발명은 상기한 바와 같은 종래 반도체 메모리 장치 제조방법의 문제점을 해결하기 위하여 안출한 것으로 핀 형 스토리지 노드의 콘택홀을 형성할 때 폴리실리콘층과 절연막과의 식각선택비차를 이용하여 나중에 형성하는 콘택홀 역시 반도체기판까지 형성될 수 있도록 조절하여 노광불량시에도 스토리지 노드가 떨어지는 것을 방지하여 신뢰도를 높일 수 있는 반도체 메모리 장치의 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the conventional method of manufacturing a semiconductor memory device as described above, when forming a contact hole of a pin type storage node, a contact formed later by using an etching selectivity difference between the polysilicon layer and the insulating layer. It is an object of the present invention to provide a method of manufacturing a semiconductor memory device in which holes are also adjusted to be formed to prevent the storage node from falling even in poor exposure, thereby increasing reliability.

제1a도 내지 제1f도는 종래 반도체 메모리 장치의 제조공정 단면도.1A to 1F are cross-sectional views of a manufacturing process of a conventional semiconductor memory device.

제2a도 내지 제2f도는 본 발명 반도체 메모리 장치의 제조공정 단면도.2A to 2F are sectional views of the manufacturing process of the semiconductor memory device of the present invention.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

21 : 반도체기판 22 : 제 1 절연막21 semiconductor substrate 22 first insulating film

23, 27, 30 : 감광막 24 : 제 1 노드 콘택홀23, 27, 30: photosensitive film 24: first node contact hole

25 : 제 1 폴리실리콘층 26 : 제 2 절연막25 first polysilicon layer 26 second insulating film

28 : 제 2 노드 콘택홀 29 : 제 2 폴리실리콘층28: second node contact hole 29: second polysilicon layer

31 : 스토리지 노드 32 : 유전막31: storage node 32: dielectric film

33 : 플레이트 전극33: plate electrode

본 발명에 따른 반도체 메모리 장치의 제조방법은 반도체 기판상에 제 1 절연막과 감광막을 형성하는 단계, 노드 콘택홀 영역을 정의하여 노드 콘택홀 영역의 상기 감광막을 선택적으로 패터닝하는 단계, 상기 패터닝된 감광막을 마스크로 이용한 식각공정으로 상기 제 1 절연막을 선택적으로 제거하여 복수개의 제 1 노드 콘택홀을 형성하는 단계, 상기 제 1 노드 콘택홀을 포함한 상기 제 1 절연막상에 제 1 폴리실리콘층과 제 2 절연막을 차례로 형성하는 단계, 상기 노드 콘택홀 영역과 동일한 위치의 상기 제 2 절연막, 제 1 폴리실리콘층 및 제 1 절연막을 선택적으로 패터닝하여 제 2 노드 콘택홀을 형성하는 단계, 상기 제 2 노드 콘택홀을 포함한 상기 제 2 절연막상에 제 2 폴리실리콘층을 형성하는 단계, 스토리지 노드 영역을 정의하여 스토리지 노드 영역에만 남도록 상기 제 2 폴리실리콘층, 제 2 절연막 및 제 1 폴리실리콘층을 선택적으로 제거하여 스토리지 노드를 형성하는 단계, 상기 제 2 절연막을 제거하는 단계, 상기 스토리지 노드 표면에 유전막과 상기 유전막 전면에 플레이트 전극을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor memory device according to the present invention includes the steps of forming a first insulating film and a photoresist film on a semiconductor substrate, defining a node contact hole region and selectively patterning the photoresist film of the node contact hole region, and the patterned photoresist film. Selectively removing the first insulating layer to form a plurality of first node contact holes by an etching process using a mask, wherein the first polysilicon layer and the second polysilicon layer are formed on the first insulating layer including the first node contact hole. Sequentially forming an insulating film, and selectively patterning the second insulating film, the first polysilicon layer, and the first insulating film at the same position as the node contact hole region to form a second node contact hole, and the second node contact Forming a second polysilicon layer on the second insulating layer including holes, defining a storage node region, and a storage node Selectively removing the second polysilicon layer, the second insulating film, and the first polysilicon layer so as to remain inverted, forming a storage node, removing the second insulating film, a dielectric film and a front surface of the dielectric film on the storage node surface Forming a plate electrode.

이와 같은, 본 발명 반도체 메모리 장치의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Such a method of manufacturing the semiconductor memory device of the present invention will be described with reference to the accompanying drawings.

도 2a 내지 도 2f는 본 발명 반도체 메모리 장치의 제조공정 단면도이다.2A to 2F are cross-sectional views illustrating a manufacturing process of the semiconductor memory device of the present invention.

먼저, 도 2a에 나타낸 바와 같이, 반도체기판(21)상에 제 1 절연막(22)을 형성한다음 상기 제 1 절연막(22)상에 제 1 감광막(23)을 도포한다. 이어서, 노드 콘택홀 영역을 정의하여 노드 콘택홀 영역의 상기 제 1 감광막(23)을 노광 및 현상 공정으로 패터닝한다. 이때, 노광시의 불량으로 상기 제 1 감광막(23)에 완전히 노광 및 현상되지 못한 불량 부분(A)이 발생하였다. 그리고, 상기 제 1 절연막(22)은 산화막 또는 질화막중 어느 하나 이상의 물질로 형성한다.First, as shown in FIG. 2A, the first insulating film 22 is formed on the semiconductor substrate 21, and then the first photosensitive film 23 is coated on the first insulating film 22. Subsequently, a node contact hole region is defined to pattern the first photoresist layer 23 of the node contact hole region by an exposure and development process. At this time, the defective portion A was not completely exposed and developed on the first photosensitive film 23 due to the defect at the time of exposure. The first insulating film 22 is formed of at least one of an oxide film and a nitride film.

도 2b에 나타낸 바와 같이, 패터닝된 제 1 감광막(23)을 마스크로 이용한 식각공정으로 상기 제 1 절연막(22)을 선택적으로 제거하여 제 1 노드 콘택홀(24)을 형성한다. 이어서, 상기 제 1 감광막(23)을 제거한다. 그다음, 상기 제 1 노드 콘택홀(24)을 포함한 상기 제 1 절연막(22)상에 제 1 폴리실리콘층(25)을 형성한다. 그리고, 상기 제 1 폴리실리콘층(25)상에 제 2 절연막(26)을 형성한다. 이때, 제 1 감광막(23)에 불량이 발생한 부분(A)에서는 제 1 노드 콘택홀(24)이 형성되지 못한다. 즉, 설계상에서는 노드 콘택홀이 형성되어야 할 곳에 콘택홀이 형성되지 않은 것이다. 그리고, 상기 제 2 절연막(26)은 산화막과 질화막중 어느 하나의 물질로 형성한다.As shown in FIG. 2B, a first node contact hole 24 is formed by selectively removing the first insulating layer 22 by an etching process using the patterned first photoresist layer 23 as a mask. Subsequently, the first photosensitive film 23 is removed. Next, a first polysilicon layer 25 is formed on the first insulating layer 22 including the first node contact hole 24. In addition, a second insulating layer 26 is formed on the first polysilicon layer 25. In this case, the first node contact hole 24 may not be formed in the portion A in which the defect occurs in the first photoresist layer 23. That is, in the design, the contact hole is not formed where the node contact hole is to be formed. The second insulating layer 26 is formed of one of an oxide film and a nitride film.

도 2c에 나타낸 바와 같이, 상기 제 2 절연막(26)상에 제 2 감광막(27)을 도포한다음 노광 및 현상공정으로 상기 제 1 노드 콘택홀(24)과 동일 위치의 상기 제 2 감광막(27)을 선택적으로 패터닝한다. 이때, 도 2a에서 정의한 노드 콘택홀 영역과 동일 위치에 노광 및 현상한다.As shown in FIG. 2C, a second photosensitive film 27 is coated on the second insulating film 26, and then the second photosensitive film 27 is positioned at the same position as the first node contact hole 24 by an exposure and development process. ) Is optionally patterned. At this time, exposure and development are performed at the same position as the node contact hole region defined in FIG. 2A.

도 2d에 나타낸 바와 같이, 상기 패터닝된 제 2 감광막(27)을 마스크로 이용한 식각공정으로 제 2 절연막(26), 제 1 폴리실리콘층(25) 및 제 1 절연막(22)을 선택적으로 식각하여 제 2 노드 콘택홀(28)을 형성한다. 이어서, 상기 제 2 노드 콘택홀(28)을 포함한 상기 제 2 절연막(26)상에 제 2 폴리실리콘층(29)을 형성한다.As illustrated in FIG. 2D, the second insulating layer 26, the first polysilicon layer 25, and the first insulating layer 22 may be selectively etched by an etching process using the patterned second photoresist layer 27 as a mask. The second node contact hole 28 is formed. Subsequently, a second polysilicon layer 29 is formed on the second insulating layer 26 including the second node contact hole 28.

이때, 상기 제 2 노드 콘택홀(28)의 식각은 제 1 노드 콘택홀(24)이 형성되지 않은 부분의 제 2 절연막(26), 제 1 폴리실리콘층(25) 및 제 1 절연막(22)을 식각하여 상기 반도체기판(21)이 노출될 정도의 식각조건을 기준으로 한다. 결국, 상기 제 2 노드 콘택홀(28)은 제 1 노드 콘택홀(24)이 형성된 부분과 제 1 노드 콘택홀(24)이 형성되지 않은 부분에서 다른 깊이를 갖게 된다.In this case, the etching of the second node contact hole 28 is performed by the second insulating layer 26, the first polysilicon layer 25, and the first insulating layer 22 of the portion where the first node contact hole 24 is not formed. Etching is performed based on etching conditions such that the semiconductor substrate 21 is exposed. As a result, the second node contact hole 28 has a different depth at a portion where the first node contact hole 24 is formed and a portion where the first node contact hole 24 is not formed.

그와 같은 이유는 산화막이나 질화막과 같은 절연막과 폴리실리콘층의 식각 속도가 다르기 때문인 것으로 일반적으로 폴리실리콘층보다는 질화막이, 질화막보다는 산화막의 식각속도가 빠르다. 이때, 상기한 바와 같은 식각공정은 건식식각 공정을 사용하며 CF4가스를 사용하면 상기한 바와 같은 결과를 얻을 수 있다.The reason for this is that an etching rate of an insulating film such as an oxide film or a nitride film and a polysilicon layer are different. Generally, a nitride film is faster than a polysilicon layer and an oxide film is faster than an nitride film. At this time, the etching process as described above uses a dry etching process and using the CF 4 gas can be obtained as described above.

그러므로, 제 1 노드 콘택홀 영역으로 정의되었으나 노광 불량이 발생한 영역에서는 제 2 노드 콘택홀(28)의 식각깊이가 반도체기판(21)까지 진행되지만, 제 1 노드 콘택홀(24)이 형성된 영역에서는 상기 반도체기판(21)까지는 식각공정이 진행되지는 않는다.Therefore, in the region defined as the first node contact hole region but the exposure failure occurs, the etch depth of the second node contact hole 28 proceeds to the semiconductor substrate 21, but in the region where the first node contact hole 24 is formed. The etching process does not proceed to the semiconductor substrate 21.

도 2e에 나타낸 바와 같이, 상기 제 2 폴리실리콘층(29)상에 제 3 감광막(30)을 도포한다음 노광 및 현상공정으로 스토리지 노드 영역을 정의하여 스토리지 노드 영역에만 남도록 상기 제 3 감광막(30)을 패터닝한다. 이어서, 패터닝된 상기 제 3 감광막(30)을 마스크로 이용한 식각공정으로 상기 제 1 절연막(22) 상측의 상기 제 2 폴리실리콘층(29), 제 2 절연막(26) 및 제 1 폴리실리콘층(25)을 선택적으로 제거한다. 이때, 상기 스토리지 노드 영역은 상기 제 1 노드 콘택홀(24) 및 제 1 노드 콘택홀(24)에 인접한 제 1 절연막(22) 상측으로 정의한다.As shown in FIG. 2E, the third photoresist layer 30 is coated on the second polysilicon layer 29, and then a storage node region is defined by an exposure and development process so that the third photoresist layer 30 remains only in the storage node region. Pattern). Subsequently, in the etching process using the patterned third photoresist layer 30 as a mask, the second polysilicon layer 29, the second insulating layer 26, and the first polysilicon layer (above the first insulating layer 22) ( Optionally remove 25). In this case, the storage node region is defined as an upper side of the first insulating layer 22 adjacent to the first node contact hole 24 and the first node contact hole 24.

도 2f에 나타낸 바와 같이, 상기 제 1, 제 2 폴리실리콘층(25)(29)사이의 상기 제 2 절연막(26)을 습식 식각 공정으로 제거하여 스토리지 노드(31)를 형성한다. 이때, 상기 제 1 폴리실리콘층(25) 하부의 제 1 절연막(22)도 부분적으로 제거되어 제 1 노드 콘택홀(24) 상측면 제 1 폴리실리콘층(25)이 부분적으로 노출된다. 이어서, 상기 스토리지 노드(31) 표면에 유전막(32)과 상기 유전막(32) 전면에 플레이트 전극(33)을 형성하여 핀 형(FIN type) 구조의 커패시터를 완성한다.As shown in FIG. 2F, the second insulating layer 26 between the first and second polysilicon layers 25 and 29 is removed by a wet etching process to form a storage node 31. In this case, the first insulating layer 22 under the first polysilicon layer 25 is also partially removed to partially expose the first polysilicon layer 25 on the upper surface of the first node contact hole 24. Subsequently, a capacitor having a fin type structure is formed by forming a dielectric layer 32 on the surface of the storage node 31 and a plate electrode 33 on the entire surface of the dielectric layer 32.

본 발명에 따른 반도체 메모리 장치의 제조방법에 있어서는 핀 형 스토리지 노드를 형성할 때 폴리실리콘층과 절연막과의 식각선택비를 이용하여 노광 불량으로 발생하는 노드 콘택홀 미형성 방법에 대하여 다시 노드 콘택홀을 형성하는 공정을 추가하여 스토리지 노드를 형성하므로 신뢰도 높은 반도체 메모리 장치의 제조방법을 제공할 수 있는 효과가 있고 특히, 배치 타입의 습식식각시 불량 스토리지 노드가 웨이퍼에 접촉하는 것을 방지할 수 있어 수율을 향상시키는 효과가 있다.In the method of manufacturing a semiconductor memory device according to the present invention, a node contact hole is not formed again in a method of forming a node contact hole caused by poor exposure by using an etching selectivity between a polysilicon layer and an insulating layer when forming a fin type storage node. By forming a storage node by adding a process for forming a semiconductor device, it is possible to provide a method of manufacturing a reliable semiconductor memory device, and in particular, to prevent a bad storage node from contacting a wafer during batch type wet etching. Has the effect of improving.

Claims (4)

반도체 기판상에 제 1 절연막과 감광막을 형성하는 단계; 노드 콘택홀 영역을 정의하여 노드 콘택홀 영역의 상기 감광막을 선택적으로 패터닝하는 단계; 상기 패터닝된 감광막을 마스크로 이용한 식각공정으로 상기 제 1 절연막을 선택적으로 제거하여 복수개의 제 1 노드 콘택홀을 형성하는 단계; 상기 제 1 노드 콘택홀을 포함한 상기 제 1 절연막상에 제 1 폴리실리콘층과 제 2 절연막을 차례로 형성하는 단계; 상기 노드 콘택홀 영역과 동일한 위치의 상기 제 2 절연막; 제 1 폴리실리콘층 및 제 1 절연막을 선택적으로 패터닝하여 제 2 노드 콘택홀을 형성하는 단계; 상기 제 2 노드 콘택홀을 포함한 상기 제 2 절연막상에 제 2 폴리실리콘층을 형성하는 단계; 스토리지 노드 영역을 정의하여 스토리지 노드 영역에만 남도록 상기 제 2 폴리실리콘층, 제 2 절연막 및 제 1 폴리실리콘층을 선택적으로 제거하여 스토리지 노드를 형성하는 단계; 상기 제 2 절연막을 제거하는 단계; 상기 스토리지 노드 표면에 유전막과 상기 유전막 전면에 플레이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.Forming a first insulating film and a photosensitive film on the semiconductor substrate; Selectively patterning the photoresist of the node contact hole region by defining a node contact hole region; Forming a plurality of first node contact holes by selectively removing the first insulating layer by an etching process using the patterned photoresist as a mask; Sequentially forming a first polysilicon layer and a second insulating layer on the first insulating layer including the first node contact hole; The second insulating layer at the same position as the node contact hole region; Selectively patterning the first polysilicon layer and the first insulating layer to form a second node contact hole; Forming a second polysilicon layer on the second insulating layer including the second node contact hole; Defining a storage node region to selectively remove the second polysilicon layer, the second insulating layer, and the first polysilicon layer so as to remain only in the storage node region to form a storage node; Removing the second insulating film; Forming a dielectric film on the surface of the storage node and a plate electrode on the front surface of the dielectric film. 제1항에 있어서, 상기 제 2 노드 콘택홀의 식각은 상기 제 1 노드 콘택홀이 형성되지 않은 부분의 상기 제 2 절연막, 제 1 폴리실리콘층 및 제 1 절연막을 식각하여 상기 반도체기판이 노출될 정도의 식각조건을 기준으로 하여 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.The method of claim 1, wherein the etching of the second node contact hole is performed so that the semiconductor substrate is exposed by etching the second insulating film, the first polysilicon layer, and the first insulating film in a portion where the first node contact hole is not formed. The semiconductor memory device manufacturing method, characterized in that formed on the basis of the etching conditions. 제1항 또는 제2항에 있어서, 상기 제 1 노드 콘택홀 형성시 노광불량으로 제 1 노드 콘택홀이 형성되지 않은 부분에서의 제 2 노드 콘택홀의 깊이와, 상기 제 1 노드 콘택홀이 형성된 부분에서의 식각깊이가 다른 것을 특징으로 하는 반도체 메모리 장치의 제조방법.The depth of the second node contact hole and the portion where the first node contact hole is formed in a portion where the first node contact hole is not formed due to poor exposure when the first node contact hole is formed. A method of manufacturing a semiconductor memory device, characterized in that the etching depth is different. 제2항에 있어서, 상기 식각조건은 CF4가스를 이용한 식각공정을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.The method of claim 2, wherein the etching condition comprises an etching process using CF 4 gas.
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