KR19980052802A - 텔레비전 모니터 시스템의 디스플레이회로 - Google Patents

Abstract

본 발명은 수직동기신호(HSync)와 MPEG 클락(MPEG_CLK)을 동기 시켜 출력하므로양질의 MPEG 화면을 디스플레이하기 위한 텔레비전 모니터 시스템의 디스플레이회로에 관한 것으로, 소정의 VGA 기능을 수행하는 VGA 컨트롤러(20)와; 상기 VGA 컨트롤러(20)에서 출력되는 복수의 동기신호(VGA_HSync, VGA_VSync, VGA_CSync, VGA_DCLK)를 입력받아 해당되는 각 부분으로 해당 동기신호를 출력하는 동기신호출력부(25)와; 상기 동기신호출력부(25)로부터 소정의 동기신호(CSync)를 입력받고, MPEG 신호를 입력받아 텔레비전(60)으로 MPEG 동화상 신호(video)를 출력하는 TV 엔코더(30)와; 상기 TV 엔코더(30)로 상기 MPEG 신호를 출력하는 MPEG 디코더(40)와; 상기 MPEG 디코더(40)로 MPEG 오디오 신호를 제공하는 DAC(50)와; 소정의 주기(54MHz)를 갖는 발진신호를 출력하는 발진회로부(80)와; 상기 발진신호 및 상기 동기신호출력부(25)로부터 제공되는 수평동기신호(HSync)를 제공받고 상기 MPEG 디코더(40)로 수평동기신호(HSyncd)와 이와 동기 되어 소정의 주기(13.5MHz)를 갖는 MPEG 클락(MPEG_CLK)을 제공하고, 상기 DAC로 소정의 주기(27MHz)를 갖는 DAC 클락(DAC_CLK)을 제공하는 MPEG 동기신호 처리부(90)를 포함한다.

Description

텔레비전 모니터 시스템의 디스플레이회로(DISPLAY CIRCUIT OF TELEVISION MONITOR SYSTEM)

본 발명은 모니터(monitor)로써 텔레비전(television)을 사용하는 텔레비전 모니터 시스템에 관한 것으로서, 구체적으로는 MPEG(Motion Picture Experts Group) 동영상 디스플레이시에 MPEG 클락과 수직동기신호(horizontal synchronous signal, HSync) 또는 합성신호(composition synchronous signal, CSync)를 동기화하여 양질의 MPEG 화면을 디스플레이하기 위한 텔레비전 모니터 시스템의 디스플레이 회로에 관한 것이다.

도 1은 종래의 텔레비전 모니터 시스템의 디스플레이회로의 계략적인 구성을 보여주는 블록도이다.

도 1에 도시된바와 같이, 종래의 텔레비전 모니터 시스템의 디스플레이회로는 크게 VGA 컨트롤러(20)와, TV 엔코더(30)와, MPEG 디코더(40)와, DAC(digital to analog convertor, 50)를 포함하여 구성된다. 상기 VGA 컨트롤러(20) 및 상기 MPEG 디코더(50)는 시스템버스(10)를 통해 해당 데이터를 입력받아 처리하고, 상기 TV 엔코더(30)는 텔레비전(60)으로 디스플레이 데이터를 출력함으로 상기 텔레비전을 통해 VGA 화면 및 MPEG 동영상의 출력이 이루어진다.

도 2는 종래의 텔레비전 모니터 시스템의 디스플레이회로 부분에 있어서, 동기회로부분을 포함하여 더욱 상세히 보여주는 회로도이다.

도 2에 도시된바와 같이, 동기회로 부분을 포함하고 있는 디스플레이회로의 상세한 회로 구성은 다음과 같다.

도1에 도시된 회로 구성을 포함하여 제1 및 제2 플리플롭(25, 75)과, 발진회로부(70)와 인버터(77)를 포함하고 있다. 상기 제1 플리플롭(25)은 상기 VGA 컨트롤러(20)로부터 출력되는 복수개의 동기신호들(VGA_VSync, VGA_HSync, VGA_CSync)을 입력받아 VGA_DCLK에 동기 되어 해당되는 각 부분으로 출력한다. 즉, 수평/수직동기신호(HSync/VSync)는 상기 텔레비전(60)으로 제공되고, 혼합신호(CSync)는 상기 TV 엔코더(30)로 제고되며, 상기 수평동기신호(HSync)는 상기 MPEG 디코더(40)로 제공되어 진다.

상기 발진회로부(70)는 27MHz의 발진신호를 출력하는데, 이는 상기 제2 플리플롭을 통해 상기 MPEG 디코더(40)로 13.5MHz로 변경된 MPEG 클락(MPEG_CLK)으로 제공된다. 그리고 상기 발진신호는 상기 인버터(77)를 통해 반전되어 DAC_CLK로 상기 DAC(50)로 제공된다.

도 3은 도 2에 있어서 각 부분의 전파지연으로 인하여 수직동기신호가 지연되는 것을 설명하기 위한 파형도이다.

그런데 이러한 경우, 상기 수평동기신호(HSync)는 해당 구성부분의 전파지연(propagation delay)에 의해 상기 MPEG 클락(MPEG_CLK)과 동기가 이루어지기가 매우 어렵게 된다. 즉, 도3에 도시된바와 같이, 상기 수평동기신호(HSunc)보다 지연된 수평동기신신호(HSync_delay)가 발생됨으로 소정치 만큼 지연되어 제1 플레임의 MPEG 데이터가 출력되고, 참조부호 a로 지시된 포인트에서 상기 MPEG 클락(MPEG_CLK)과 동기 되어 다음 제2 프레임의 MPEG 데이터가 출력되어야 한다. 그러나 지연에 따라 약 1/2 클락 지연된 뒤(b로 지시된 포인트)에서 동기가 되어 다음 플레임이 진행되게 되어 각 플레임의 시작/종료 포인트가 달라지게 된다.

이상과 같이 수직동기신호(HSync) 또는, 혼합신호(CSync)의 동기가 정확히 되지 못함으로 MPEG 동영상 플레이시 텔레비전 화면상에는 위에서 아래로 내려가며 울렁거림이 생길 수 있게 된다. 그리고 수평으로 픽셀(pixel)이 튀는 현상이 생길 수도 있으며 더욱 심한 경우에는 수평라인이 쉬프트(shift)되어 찌그러져 보일 수도 있게 되는 문제점이 있어 왔다.

본 발명의 목적은 상술한 문제점을 해결하기 위해 제안된 것으로서, 수직동기신호와 MPEG 클락신호를 동기화하여 양질의 MPEG 화면을 출력할 수 있는 텔레비전 모니터 시스템의 디스플레이 회로를 제공하는데 있다.

도 1은 종래의 텔레비전 모니터 시스템의 디스플레이회로의 계략적인 구성을 보여주는 블록도,

도 2는 종래의 텔레비전 모니터 시스템의 디스플레이회로 부분에 있어서, 동기회로부분을 포함하여 더욱 상세히 보여주는 회로도,

도 3은 도 2에 있어서 각 부분의 전파지연으로 인하여 수직동기신호가 지연되는 것을 설명하기 위한 파형도,

도 4는 본 발명의 실시예에 따른 텔레비전 모니터 시스템의 디스플레이회로의 회로도,

도 5는 도 4에 도시된 MPEG 동기신호처리부의 동작에 따른 타이밍도.

*도면의 주요 부분에 대한 부호의 설명*

10 : 시스템 버스20 : VGA 컨트롤러

25, 75 : 플리플롭30 : TV 엔코더

40 : MPEG 디코더50 : DAC

60 : 텔레비전70, 80 : 발진회로부

77 : 인버터90 : MPEG 동기신호 처리부

(구성)

상술한 목적을 달성하기 위한 본 발명의 특징에 의하면, 텔레비전 모니터 시스템의 디스플레이회로는 : 소정의 VGA 기능을 수행하는 VGA 컨트롤러와; 상기 VGA 컨트롤러에서 출력되는 복수의 동기신호를 입력받아 해당되는 각 부분으로 해당 동기신호를 출력하는 동기신호출력부와; 상기 동기신호출력부로부터 소정의 동기신호를 입력받고, MPEG 신호를 입력받아 텔레비전으로 MPEG 동화상 신호를 출력하는 TV 엔코더와; 상기 TV 엔코더로 상기 MPEG 신호를 출력하는 MPEG 디코더와; 상기 MPEG 디코더로 MPEG 오디오 신호를 제공하는 DAC와; 소정의 주기를 갖는 발진신호를 출력하는 발진회로부와; 상기 발진신호 및 상기 동기신호출력부로부터 제공되는 수평동기신호를 제공받고 상기 MPEG 디코더로 수평동기신호와 이와 동기 되어 소정의 주기를 갖는 MPEG 클락을 제공하고, 상기 DAC로 소정의 주기를 갖는 DAC 클락을 제공하는 MPEG 동기신호 처리부를 포함한다.

이 실시예에 있어서, 상기 MPEG 동기신호 처리부는 입력되는 수평동기신호와 출력되는 수평동기신호를 조합하여 상기 MPEG 클락을 해당부분에서 클리어하기 위한 클리어 신호를 생성하도록 하는 PAL로 구성된다.

(작용)

이상과 같은 본 발명에 의하면, 상기 MPEG 동기신호 처리부에 의하여 출력되는 수평동기신호와 MPEG CLK을 동기 시켜 출력하므로 양질의 MPEG 화면이 텔레비전을 통해 출력될 수 있게 된다.

(실시예)

이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.

도 4는 본 발명의 실시예에 따른 텔레비전 모니터 시스템의 디스플레이회로의 회로도이고, 도 5는 도 4에 도시된 MPEG 동기신호처리부의 동작에 따른 타이밍도이다. 도 4에서 도 2에 도시된 구성부분과 동일한 기능을 갖는 구성부분은 동일한 참조 번호를 병기하고 그 설명은 생략한다.

도 4에 도시된바와 같이, 본 발명의 실시예에 따른 텔레비전 모니터 시스템의 디스플레이회로는 VGA 컨트롤러(20)와, 플리플롭(25)과, TV엔코더(30)와, MPEG 디코더(40)와, DAC(50)와, 발진회로부(80)와, MPEG 동기신호 처리부(90)를 포함하여 구성된다.

상기 발진회로부(80)는 54MHz의 발진신호를 출력하며, 이는 상기 MPEG 동기신호 처리부(90)로 제공한다. 상기 MPEG 동기신호 처리부(90)는 상기 플리플롭(25)을 통해 제공되는 수평동기신호(HSync) 및 상기 발진신호를 제공받아 상기 MPEG 디코더(40)로 수평동기신호(HSyncd) 및 13.5MHz의 MPEG 클락(MPEG_CLK)을 제공한다. 또한 상기 DAC(50)로 27MHz의 DAC_CLK을 제공한다.

더불어, 도 5에 도시된바와 같이, 상기 MPEG 동기신호 처리부(90)는 입력되는 수평동기신호(HSync)와 출력되는 수평동기신호(HSyncd)의 지연(c, d, e)이 발생되는 때에 상기 MPEG 클락(MPEG_CLK)을 클리어하기 위한 클리어 신호(clear)를 발생한다. 따라서 각 플레임의 시작시에 상기 MPEG 클락(MPEG_CLK)이 상기 출력되는 수평동기신호(HSync)와 동기가 이루어지도록 한다. 그럼으로 양질의 MPEG 화면이 텔레비전(60)을 통해 디스플레이 된다. 상기 MPEG 동기신호 처리부(90)는 PAL(programmable logic array)을 사용하여 구현될 수 있다.

이상과 같은 본 발명에 의하면, 상기 MPEG 동기신호 처리부에 의하여 출력되는 수평동기신호(HSync)와 MPEG 클락(MPEG_CLK)을 동기 시켜 출력하므로 양질의 MPEG 화면이 텔레비전을 통해 출력될 수 있게 된다.

Claims (2)

1. 모니터로써 텔레비전을 사용하는 텔레비전 모니터 시스템의 디스플레이회로에 있어서:

   소정의 VGA 기능을 수행하는 VGA 컨트롤러(20)와;

   상기 VGA 컨트롤러(20)에서 출력되는 복수의 동기신호(VGA_HSync, VGA_VSync, VGA_CSync, VGA_DCLK)를 입력받아 해당되는 각 부분으로 해당 동기신호를 출력하는 동기신호출력부(25)와;

   상기 동기신호출력부(25)로부터 소정의 동기신호(CSync)를 입력받고, MPEG 신호를 입력받아 텔레비전(60)으로 MPEG 동화상 신호(video)를 출력하는 TV 엔코더(30)와;

   상기 TV 엔코더(30)로 상기 MPEG 신호를 출력하는 MPEG 디코더(40)와;

   상기 MPEG 디코더(40)로 MPEG 오디오 신호를 제공하는 DAC(50)와;

   소정의 주기(54MHz)를 갖는 발진신호를 출력하는 발진회로부(80)와;

   상기 발진신호 및 상기 동기신호출력부(25)로부터 제공되는 수평동기신호(HSync)를 제공받고 상기 MPEG 디코더(40)로 수평동기신호(HSyncd)와 이와 동기 되어 소정의 주기(13.5MHz)를 갖는 MPEG 클락(MPEG_CLK)을 제공하고, 상기 DAC로 소정의 주기(27MHz)를 갖는 DAC 클락(DAC_CLK)을 제공하는 MPEG 동기신호 처리부(90)를 포함하는 것을 특징으로 하는 텔레비전 모니터 시스템의 디스플레이회로
2. 제 1 항에 있어서,

   상기 MPEG 동기신호 처리부(90)는

   입력되는 수평동기신호(HSync)와 출력되는 수평동기신호(HSyncd)를 조합하여 상기 MPEG 클락을 해당부분에서 클리어하기 위한 클리어 신호(clear)를 생성하도록 하는 PAL로 구성되는 것을 특징으로 하는 텔레비전 모니터 시스템의 디스플레이회로.