KR19980052496A - How to check the erased cells of flash memory cells - Google Patents
How to check the erased cells of flash memory cells Download PDFInfo
- Publication number
- KR19980052496A KR19980052496A KR1019960071500A KR19960071500A KR19980052496A KR 19980052496 A KR19980052496 A KR 19980052496A KR 1019960071500 A KR1019960071500 A KR 1019960071500A KR 19960071500 A KR19960071500 A KR 19960071500A KR 19980052496 A KR19980052496 A KR 19980052496A
- Authority
- KR
- South Korea
- Prior art keywords
- cell
- over
- erased
- cells
- address
- Prior art date
Links
Abstract
본 발명은 컬럼 또는 블럭 단위로 확인 동작을 수행하여 과소거 된 셀이 없을 경우에 한번에 한 비트라인씩 확인동작을 수행함으로써, 전체 소거 동작 시간을 단축시킬 수 있는 플래쉬 메모리셀의 과소거 된 셀(Over-Erased Cell) 확인 방법에 관한 것이다.According to the present invention, an erase operation of a flash memory cell capable of shortening an entire erase operation time by performing a check operation by one bit line at a time when there is no over erased cell by performing a check operation on a column or block basis ( Over-Erased Cell).
Description
본 발명은 플래쉬 메모리셀의 과소거 된 셀(Over-Erased Cell) 확인 방법에 관한 것으로, 특히 플래쉬 메모리셀을 소거(Erase)함에 있어서 발생할 수 있는 과소거 된 셀들을 검출할 수 있도록 한 과소거 된 셀 확인 방법에 관한 것이다.The present invention relates to a method for identifying an over-erased cell of a flash memory cell, and in particular, an over-erased cell capable of detecting over-erased cells that may occur in erasing a flash memory cell. It relates to a cell identification method.
종래의 과소거된 셀의 확인 방법은 과소거 된 셀을 검출하기 위해 로우(Row) 어드레스(Address)와 컬럼(Column) 어드레스를 이용하여 하나의 셀 씩 확인하는 방법을 사용하였다. 이러한 종래의 과소거 된 셀 확인 방법은 일부의 과소거 된 셀을 위해 모든 셀을 하나씩 독출(Read) 및 확인(Verify) 동작을 수행해야 함으로써, 칩의 집적도가 증가할수록 확인 시간이 비례하여 증가하게 된다. 이로 인해 전체적인 소거 시간이 오래 걸리게 되는 단점이 있다.In the conventional method of identifying over-erased cells, a method of identifying a single cell by using a row address and a column address is used to detect the over-erased cell. The conventional over-erased cell identification method requires reading and verifying all the cells one by one for some over-erased cells, so that the verification time increases proportionally as the chip density increases. do. As a result, the entire erase time is long.
따라서, 본 발명은 컬럼 또는 블럭 단위로 확인 동작을 수행하여 과소거 된 셀이 없을 경우에 한번에 한 비트라인 씩 확인 동작을 수행함으로써, 전체 소거동작 시간을 단축시킬 수 있는 플래쉬 메모리셀의 과소거 된 셀(Over-Erased Cell) 확인 방법을 제공하는데 그 목적이 있다.Therefore, in the present invention, when a check operation is performed on a column or block basis, when there is no over erased cell, the check operation is performed one bit line at a time, thereby reducing the total erase operation time. Its purpose is to provide an over-erased cell identification method.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리셀의 과소거 된 셀확인 방법은 과소거 확인을 실시 할 모든 플래쉬 메모리셀의 워드라인을 턴온한 상태에서 로우 어드레스 만을 변화시켜 과소거 된 셀들을 찾는 스캐닝 단계와, 상기 스캐닝 단계에서 나타난 과소거 셀을 확인하기 위해 컬럼 라인을 고정한 후, 워드라인 만을 변화시켜 과소거 된 셀을 찾는 검출 단계로 이루어진 것을 특징으로 한다.,According to an embodiment of the present invention, an over erased cell identification method of a flash memory cell may be performed by changing only a row address while turning on a word line of all flash memory cells to be over erased. The scanning step is performed, and after fixing the column line to identify the over-erased cell shown in the scanning step, it is characterized in that it consists of a detection step for finding the cells that have been erased by changing only the word line.
도 1은 플래쉬 메모리셀의 과소거 된 셀(Over-Erased Cell) 확인 방법을 설명하기 위해 도시된 하드웨어의 구성도.1 is a block diagram of hardware illustrated to explain a method for identifying an over-erased cell of a flash memory cell.
도 2는 본 발명에 따른 플래쉬 메모리셀의 과소거 된 셀(Over-Erased Cell) 확인 방법을 설명하기 위해 도시한 흐름도.2 is a flowchart illustrating a method of identifying an over-erased cell of a flash memory cell according to the present invention.
도 3은 플래쉬 메모리셀의 전압-전류 특성 그래프도.3 is a graph illustrating voltage-current characteristics of a flash memory cell.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
WL1 내지 WLn : 워드라인BL1 내지 BLn, BLref : 비트라인WL1 to WLn: word lines BL1 to BLn, BLref: bit lines
1 : 메인 셀 블럭5 : 레퍼런스 셀 블럭1: main cell block 5: reference cell block
2 : X-디코더3 : Y-디코더2: X-decoder 3: Y-decoder
4 : 센스앰프11 : 스캐닝 단계4: sense amplifier 11: scanning step
12 : 검출 단계12: detection step
본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 1은 플래쉬 메모리셀의 과소거 된 셀 확인 방법을 설명하기 위해 도시한 하드웨어의 구성도이다.1 is a block diagram of hardware illustrated to explain a method for identifying an erased cell of a flash memory cell.
워드라인(WL1 내지 WLn) 및 비트라인(BL1 내지 BLn, BLref)에 접속되는 메인 셀 블럭(1) 및 래퍼런스 셀 블럭(5)과, 워드라인(WL1 내지 WLn)에 접속되는 X-디코더(2)와, 비트라인(BL1 내지 BLn, BLref)에 접속되는 Y-디코더(3)와, Y-디코더(3)에 접속되는 센스앰프(4)로 구성된다.Main cell block 1 and reference cell block 5 connected to word lines WL1 to WLn and bit lines BL1 to BLn, BLref, and X-decoder 2 connected to word lines WL1 to WLn. ), A Y-decoder 3 connected to the bit lines BL1 to BLn, BLref, and a sense amplifier 4 connected to the Y-decoder 3.
도 2는 본 발명에 따른 플래쉬 메모리셀의 과소거 된 셀 확인 방법을 설명하기 위해 도시한 흐름도이다.2 is a flowchart illustrating a method for identifying an erased cell of a flash memory cell according to the present invention.
과소거 확인을 실시 할 모든 플래쉬 메모리셀의 워드라인을 턴온(Turn on)한 상태에서 로우 어드레스 만을 변화(Charge)시켜 과소거 된 셀들을 찾는 스캐닝(Scanning) 단계(11)와, 스캐닝 단계(11)에서 나타난 과소거 된 셀을 확인하기 위해 컬럼 라인을 고정한 후, 워드라인 만을 변화시켜 과소거 된 셀을 찾는 검출(Detection) 단계(12)로 이루어지게 된다.Scanning step 11 and scanning step 11 to find the erased cells by changing only the row addresses while turning on the word lines of all the flash memory cells to be over-checked. After fixing the column line to identify the over-erased cell shown in Fig. 9), a detection step 12 is performed in which only the word line is changed to find the over-erased cell.
스캐닝 단계(11)에서 과소거 된 셀이 없는 경우, 한 번에 한 컬럼 씩 확인하므로 기존의 확인 방법에 비해 확인 시간이 많이 단축되게 된다.If there are no cells that have been erased in the scanning step 11, one column at a time is checked, thereby reducing the checking time much compared to the conventional checking method.
소거 셀 확인 모드가 시작되면, 확인 할 모든 셀의 게이트에 과소거 된 셀 확인을 위한 전압을 인가하고(101), 컬럼 어드레스 발생기에서 첫 번째 비트라인을 위한 첫 번째 어드레스를 발생하여 첫 번째 비트라인(BL0)을 선택한다(102). 첫 번째 비트라인(BL0)에 연결된 셀들에 대한 과소거 된 셀의 존재 여부에 대한 스캐닝을 실시한다(103). 도 1에서의 센스앰프(4)의 입력 단은 Y-디코더(3)를 통해 메인셀 블럭(1)의 비트라인(BL1 내지 BLn)과 레퍼런스 셀 블럭(5)의 비트라인(BLref)에 접속되어 있다. 그러므로, 레퍼런스 셀 블럭(5)의 비트라인(BLref)에 흐르는 전류(Iref)는 Iref = N*I1(I1= 단위 레퍼런스 셀에 흐르는 전류)이고, 첫 번째 비트라인(BL0)에 흐르는 전류(IBL0)는 IBL0= Iref±α이다.When the erase cell check mode is started, the gate of all cells to be checked is applied with a voltage for identifying an erased cell (101) and the first bit line is generated by generating a first address for the first bit line in the column address generator. (BL0) is selected (102). Scanning for the existence of an erased cell for the cells connected to the first bit line BL0 is performed (103). The input terminal of the sense amplifier 4 in FIG. 1 is connected to the bit lines BL1 to BLn of the main cell block 1 and the bit lines BLref of the reference cell block 5 through the Y-decoder 3. It is. Therefore, the current Iref flowing in the bit line BLref of the reference cell block 5 is Iref = N * I 1 (I 1 = current flowing in the unit reference cell), and the current flowing in the first bit line BL0. (I BL0 ) is I BL0 = Iref ± α.
여기서, α는 도 3에 도시된 바와 같이 셀의 과소거 되지 않았으면(B), 흐르는 전류는 기판 문턱 전압(Sub-threshold)에 따른 전류만이 존재하게 되고, 만약 과소거 된 셀이라면(A), 과소거 된 정도에 따라 전류가 급격히 증가하게 된다.Here, if α is not over-erased in the cell as shown in FIG. 3 (B), the current flowing only exists in accordance with the substrate threshold voltage (Sub-threshold), and if the cell is over-erased (A ), The current increases rapidly according to the degree of over-erasing.
따라서, 선택된 비트라인에 과소거 된 셀이 존재하지 않으면, 센스앰프의 두 입력 단의 전류는 IBL0≤Iref의 조건이 되어, 센스앰프의 출력은 로직 '0'이 되어 다음 비트라인을 위해 컬럼 어드레스 발생회로의 어드레스를 하나 증가시키게 된다. 반대로, 선택된 비트라인에 과소거 된 셀이 포함되어 있으면 IBL0는 Iref보다 과소거 된 셀의 전류량 만큼 더 크게 나타나므로, IBL0Iref가 되고, 센스앰프의 출력은 로직 '1'이 되어, 그 때의 컬럼 어드레스를 유지하게 된다.Thus, if there are no over-erased cells in the selected bit line, the current at the two input stages of the sense amplifier is subject to I BL0 ≤ Iref, so the output of the sense amplifier is a logic '0' and the column for the next bit line. The address of the address generating circuit is increased by one. Conversely, if the selected bitline contains an over- erased cell, I BL0 appears to be greater than the current of the over-erased cell than Iref, so I BL0 Iref, and the output of the sense amplifier becomes logic '1'. Retains the column address.
또한, 로우 어드레스를 발생기를 인에이블 시켜 하나의 로우 어드레스에 대해 확인동작을 실시하게 된다(107). 이는 검출 단계로서, 과소거 된 각각의 셀을 확인하고(108), 레퍼링(Repairing)한 후(111) 로우 셀을 확인하게 된다(109). 로우 셀에 대한 확인을 실시하여(110) 마지막 로우 셀이 아니면 과소거 된 셀의 존재 여부를 확인하는 단계(107)로 복귀하고, 마지막 로우 셀(110)이면 다시 스캐닝 단계로 복귀하여 남은 컬럼에 대한 스캐닝을 계속 진행하게 된다(103). 이후, 마지막 컬럼 어드레스에 대한 확인 동작이 끝나면(104) 과소거 된 셀의 확인 동작을 종료하게 된다(106).In operation 107, the row address is enabled and the generator performs a check operation on one row address. This is a detection step, which identifies each cell that has been erased (108), repairs (111) and then identifies the low cell (109). If it is not the last row cell, the process returns to step 107 to check whether there is an overerased cell, and if it is the last cell 110, the process returns to the scanning step. Scanning continues to proceed (103). Thereafter, when the check operation for the last column address ends (104), the check operation of the over erased cell is terminated (106).
확인시에 사용되는 레퍼런스 셀은 각각의 확인 동작(소거 확인, 프로그램 확인, 과소거 된 셀 확인)에 따라 서로 다른 문턱전압(Vt)을 갖는 레퍼런스 셀이다.The reference cell used in the verification is a reference cell having a different threshold voltage (Vt) according to each verification operation (erase verification, program verification, over-erasured cell identification).
상술한 바와 같이 본 발명에 의하면 과소거 된 셀이 없거나, 적은 경우, 종래의 기술인 각각의 셀들을 소거 확인하는 방법으로 실시 할 경우 확인 시간이 셀의 갯수에 비례하여 증가하게 되어 집적도가 커질수록 더 많은 확인 시간이 소요되게 된다.As described above, according to the present invention, when there are no or few cells that have been overerased, the checking time is increased in proportion to the number of cells when the cells are erased and confirmed by the conventional technique. It will take a lot of verification time.
그러나, 본 발명은 처음의 스캐닝 동작으로 인해 동시에 최대한 컬럼 어드레스에 접속된 셀에 대해 확인 동작을 수행함으로써, 소거 확인 시간을 단축시킬 수 있는 탁월한 효과가 있다.However, the present invention has an excellent effect of reducing the erase confirmation time by performing the confirm operation on the cell connected to the column address at the same time due to the first scanning operation.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960071500A KR19980052496A (en) | 1996-12-24 | 1996-12-24 | How to check the erased cells of flash memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960071500A KR19980052496A (en) | 1996-12-24 | 1996-12-24 | How to check the erased cells of flash memory cells |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980052496A true KR19980052496A (en) | 1998-09-25 |
Family
ID=66383363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960071500A KR19980052496A (en) | 1996-12-24 | 1996-12-24 | How to check the erased cells of flash memory cells |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980052496A (en) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5335198A (en) * | 1993-05-06 | 1994-08-02 | Advanced Micro Devices, Inc. | Flash EEPROM array with high endurance |
| KR980005017A (en) * | 1996-06-29 | 1998-03-30 | 김주용 | Method for detecting over-erasure of flash memory device |
| KR19980028162A (en) * | 1996-10-21 | 1998-07-15 | 김광호 | Over erase verification method of flash memory device |
| KR19980037628A (en) * | 1996-11-22 | 1998-08-05 | 김영환 | Erase Circuit of Flash Memory Device |
| KR0152105B1 (en) * | 1994-12-27 | 1998-12-01 | 김주용 | Flash memory device |
| KR100223264B1 (en) * | 1996-06-29 | 1999-10-15 | 김영환 | Erasing verifying method of flash memory cell |
| KR100241993B1 (en) * | 1991-05-03 | 2000-03-02 | 박세광 | Transistor Shell Flash Memory Array with Overwrite Protection |
-
1996
- 1996-12-24 KR KR1019960071500A patent/KR19980052496A/en not_active Application Discontinuation
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100241993B1 (en) * | 1991-05-03 | 2000-03-02 | 박세광 | Transistor Shell Flash Memory Array with Overwrite Protection |
| US5335198A (en) * | 1993-05-06 | 1994-08-02 | Advanced Micro Devices, Inc. | Flash EEPROM array with high endurance |
| KR0152105B1 (en) * | 1994-12-27 | 1998-12-01 | 김주용 | Flash memory device |
| KR980005017A (en) * | 1996-06-29 | 1998-03-30 | 김주용 | Method for detecting over-erasure of flash memory device |
| KR100223264B1 (en) * | 1996-06-29 | 1999-10-15 | 김영환 | Erasing verifying method of flash memory cell |
| KR19980028162A (en) * | 1996-10-21 | 1998-07-15 | 김광호 | Over erase verification method of flash memory device |
| KR19980037628A (en) * | 1996-11-22 | 1998-08-05 | 김영환 | Erase Circuit of Flash Memory Device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7230855B2 (en) | Erase verify for non-volatile memory using bitline/reference current-to-voltage converters | |
| US5784314A (en) | Method for setting the threshold voltage of a reference memory cell | |
| JP3238574B2 (en) | Nonvolatile semiconductor memory device and erasing method therefor | |
| US6515908B2 (en) | Nonvolatile semiconductor memory device having reduced erase time and method of erasing data of the same | |
| US5287317A (en) | Non-volatile semiconductor memory device with over-erasing prevention | |
| US20030206435A1 (en) | Nonvolatile semiconductor storage device and data erasing method | |
| JPH08190796A (en) | Flash memory having data refreshing function and data refreshing method for flash memory | |
| JPH097380A (en) | Nonvolatile semiconductor memory device | |
| US6992931B2 (en) | System for trimming non-volatile memory cells | |
| JP3143161B2 (en) | Non-volatile semiconductor memory | |
| KR19980071781A (en) | A semiconductor memory device in which an erase verify operation can be performed in a lump accurately for all memory cells | |
| JP2005500636A (en) | Accurate verification apparatus and method for NOR flash memory cells in the presence of high column leakage | |
| KR100519534B1 (en) | Method of erasing a flash memory device | |
| CN114664356B (en) | Erasing method and erasing device of nonvolatile memory | |
| JPH08255489A (en) | Non-volatile semiconductor storage device and data-erasing method thereof | |
| US7145800B2 (en) | Preconditioning of defective and redundant columns in a memory device | |
| US6587378B2 (en) | Apparatus and method for refreshing a flash memory unit | |
| JP2005228371A (en) | Semiconductor memory device and its threshold voltage control method | |
| KR19980052496A (en) | How to check the erased cells of flash memory cells | |
| JP3397407B2 (en) | Nonvolatile semiconductor memory device and erasing method therefor | |
| KR100301243B1 (en) | Erasing method of flash memory device | |
| JPH05210993A (en) | Nonvolatile semiconductor memory | |
| JPH0636585A (en) | Nonvolatile semiconductor memory | |
| JP2004158052A (en) | Nonvolatile semiconductor memory | |
| JP2000138000A (en) | Nonvolatile semiconductor memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |