KR19980050501A

KR19980050501A - Semiconductor Device Having Test Circuit and Test Method Thereof

Info

Publication number: KR19980050501A
Application number: KR1019960069326A
Authority: KR
Inventors: 강호열
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-12-20
Filing date: 1996-12-20
Publication date: 1998-09-15
Also published as: KR100213266B1

Abstract

본 발명은 테스트 회로를 갖는 반도체 장치 및 그 테스트 방법에 관한 것으로서 외부 신호가 입력되는 입력 패드와, 상기 입력 패드에 출력단이 연결되고 테스트 인에이블 신호가 제어단에 연결되어 상기 테스트 인에이블 신호가 인에이블되어야 활성화되는 제1 버퍼와, 상기 제1 버퍼의 입력단과 상기 패드에 연결된 코아 로직과, 상기 코아 로직의 출력을 입력으로하고 상기 테스트 인에이블 신호가 제어단에 연결되어 상기 테스트 인에이블 신호가 디세이블되어야 활성화되는 제2 버퍼 및 상기 제2 버퍼의 출력단과 상기 코아 로직에 연결된 출력 패드를 구비함으로써 반도체 장치의 크기가 작아진다.The present invention relates to a semiconductor device having a test circuit and a test method thereof, and an input pad to which an external signal is input, an output terminal connected to the input pad, and a test enable signal connected to a control terminal. A first buffer that is enabled when enabled, a core logic connected to the input terminal of the first buffer and the pad, an output of the core logic as an input, and the test enable signal is connected to a control terminal so that the test enable signal is The semiconductor device may be reduced in size by having a second buffer that is disabled after being disabled and an output pad connected to the core and the output terminal of the second buffer.

Description

Semiconductor Device Having Test Circuit and Test Method Thereof

본 발명은 테스트 회로를 갖는 반도체 장치 및 그 테스트 방법에 관한 것으로서, 특히 반도체 장치의 면적을 감소시킬 수 있는 테스트 회로를 갖는 반도체 장치 및 그 테스트 방법에 관한 것이다.The present invention relates to a semiconductor device having a test circuit and a test method thereof, and more particularly to a semiconductor device having a test circuit capable of reducing the area of the semiconductor device and a test method thereof.

시스템의 소형화를 이루기 위하여 반도체 장치의 크기는 계속해서 축소되어 왔다. 크기는 축소되면서도 그 기능은 다양해지고 또한 메모리 용량도 점점 더 증가하고 있다. 반도체 장치의 기능이 다양해지고 용량이 증가하면서 반도체 장치의 테스트 방법이 복잡해지고 있다. 반도체 장치의 테스트 방법으로는 스캔 패쓰(scan path) 기법과 바운더리 스캔(boundary scan) 등으로 테스트를 쉽게 하고 인쇄회로기판(PCB) 상에서 반도체 장치의 동작 여부를 측정하는 방법이 있다. 이와 같은 반도체 장치를 위한 테스트 방법은 복잡하다. 이에 따라 테스트 비용이 증가하여 반도체 장치의 제조 비용이 증가하고 있다. 반도체 장치의 제조 비용이 증가하면 경쟁력이 약화되므로 경쟁력을 강화시키기 위한 방법의 일환으로 테스트 비용을 감소시키는 방법이 있다. 테스트 비용을 감소시키기 위해서는 테스트할 때만 필요한 테스트 회로의 면적을 감소시키는 길밖에 없다.In order to achieve miniaturization of the system, the size of semiconductor devices has been continuously reduced. As it shrinks in size, its functionality is diversified and memory capacity is increasing. As the functions of semiconductor devices are diversified and their capacities are increased, test methods for semiconductor devices are complicated. As a test method of a semiconductor device, a test can be easily performed by using a scan path technique and a boundary scan, and a method of measuring the operation of the semiconductor device on a printed circuit board (PCB). The test method for such a semiconductor device is complicated. As a result, test costs have increased, and manufacturing costs of semiconductor devices have increased. As the manufacturing cost of semiconductor devices increases, the competitiveness is weakened. As a method of enhancing the competitiveness, there is a method of reducing test costs. To reduce the cost of testing, the only way to reduce the area of test circuitry required for testing is to reduce it.

도 1은 종래의 테스트 회로를 갖는 반도체 장치의 블록도이다. 도 1을 보면, 반도체 장치(11)에 입력 패드(13)가 있고, 상기 입력 패드(13)에 테스트 회로(15)와 코아 로직(core logic)(17)이 연결되어있고, 상기 코아 로직(17)에 출력 패드(19)가 연결되어있다.1 is a block diagram of a semiconductor device having a conventional test circuit. 1, an input pad 13 is provided in a semiconductor device 11, a test circuit 15 and core logic 17 are connected to the input pad 13, and the core logic ( The output pad 19 is connected to 17).

상기 코아 로직(17)의 기능이 정상적으로 동작하는지를 테스트하기 위해서는 상기 입력 패드(13)에 테스트 신호를 입력시킨다. 그러면 상기 테스트 신호는 테스트 회로(15)를 통하여 상기 코아 로직(17)으로 입력된 후 상기 출력 패드(19)를 통하여 반도체 장치(11)의 외부로 출력된다. 상기 테스트 회로(15)가 있음으로 해서 상기 반도체 장치(11)가 부착된 인쇄회로기판(도시안됨)에서 상기 반도체 장치(11)의 기능을 테스트하는 것이 용이해진다.In order to test whether the function of the core logic 17 operates normally, a test signal is input to the input pad 13. Then, the test signal is input to the core logic 17 through the test circuit 15 and then output to the outside of the semiconductor device 11 through the output pad 19. The presence of the test circuit 15 facilitates testing of the function of the semiconductor device 11 on a printed circuit board (not shown) to which the semiconductor device 11 is attached.

그러나 상기 테스트 회로(15)는 반도체 장치(11)가 정상적으로 동작하는데는 전혀 필요치 않는 회로이기 때문에 상기 테스트 회로(15)만큼 반도체 장치의 크기기 커지게 된다. 반도체 장치(11)의 크기기 커기게 되면 반도체 장치(11)의 제조 비용이 증가하게 되어 경쟁력이 약화되므로 반도체 장치(11)의 크기를 작게하면서 반도체 장치(11)의 기능을 테스트할 수 있는 테스트 회로가 필요하다.However, since the test circuit 15 is a circuit which is not necessary at all for the semiconductor device 11 to operate normally, the test circuit 15 is as large as the semiconductor device. As the size of the semiconductor device 11 increases, the manufacturing cost of the semiconductor device 11 increases and thus the competitiveness is weakened. Therefore, a test that can test the function of the semiconductor device 11 while reducing the size of the semiconductor device 11 is performed. I need a circuit.

따라서 본 발명이 이루고자하는 기술적 과제는 반도체 칩의 면적을 적게 차지하는 테스트 회로를 갖는 반도체 장치를 제공하는데 있다.Accordingly, an object of the present invention is to provide a semiconductor device having a test circuit that occupies a small area of the semiconductor chip.

본 발명이 이루고자하는 다른 기술적 과제는 상기 기술적 과제에 적합한 반도체 장치의 테스트 방법을 제공하는데 있다.Another object of the present invention is to provide a test method of a semiconductor device suitable for the above technical problem.

도 1은 종래의 테스트 회로를 갖는 반도체 장치의 블록도.1 is a block diagram of a semiconductor device having a conventional test circuit.

도 2는 본 발명에 따른 테스트 회로를 갖는 반도체 장치의 블록도.2 is a block diagram of a semiconductor device having a test circuit according to the present invention.

도 3은 본 발명에 따른 반도체 장치의 테스트 방법을 설명하기 위한 흐름도.3 is a flowchart illustrating a test method of a semiconductor device according to the present invention.

상기 기술적 과제를 이루기 위하여 본 발명은,The present invention to achieve the above technical problem,

외부 신호가 입력되는 입력 패드와, 상기 입력 패드에 출력단이 연결되고 테스트 인에이블(enable) 신호가 제어단에 연결되어 상기 테스트 인에이블 신호가 인에이블되어야 활성화되는 제1 버퍼와, 상기 제1 버퍼의 입력단과 상기 패드에 연결된 코아 로직과, 상기 코아 로직의 출력을 입력으로하고 상기 테스트 인에이블 신호가 제어단에 연결되어 상기 테스트 인에이블 신호가 디세이블(disable)되어야 활성화되는 제2 버퍼 및 상기 제2 버퍼의 출력단과 상기 코아 로직에 연결된 출력 패드를 구비하는 반도체 장치를 제공한다.An input pad to which an external signal is input, an output terminal connected to the input pad, a test enable signal connected to a control terminal, and a first buffer activated when the test enable signal is enabled; A second buffer connected to an input terminal of the input circuit and the pad, an output of the core logic, and a test enable signal connected to a control terminal to activate the test enable signal when the test enable signal is disabled A semiconductor device includes an output terminal of a second buffer and an output pad connected to the core logic.

바람직하기는, 상기 테스트 인에이블 신호와 상기 제1 버퍼의 제어단 사이에는 인버터를, 상기 입력 패드와 상기 코아 로직 사이에는 제1 입력 버퍼를, 상기 출력 패드와 상기 코아 로직 사이에는 제2 입력 버퍼를 더 구비한다.Preferably, an inverter is connected between the test enable signal and the control terminal of the first buffer, a first input buffer is provided between the input pad and the core logic, and a second input buffer is provided between the output pad and the core logic. It is further provided.

상기 다른 기술적 과제를 이루기 위하여 본 발명은,The present invention to achieve the above other technical problem,

테스트 인에이블 신호가 인에이블되는 단계 및 외부 데이터가 반도체 장치의 출력 패드로 입력되어 입력 패드로 출력되는 단계를 포함하는 반도체 장치의 테스트 방법을 제공한다.A test enable signal is provided. A method of testing a semiconductor device, the method comprising: enabling a test enable signal and inputting external data to an output pad of the semiconductor device.

바람직하기는, 상기 상기 테스트 인에이블 신호가 인에이블되는 것은 논리 로우 레벨에서 논리 하이 레벨로 되는 것이다.Advantageously, said enabling of said test enable signal is from a logic low level to a logic high level.

상기 본 발명에 의하여 면적을 적게 차지하는 테스트 회로를 갖는 반도체 장치를 제공한다.According to the present invention, a semiconductor device having a test circuit that occupies a small area is provided.

이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail through examples.

도 2는 본 발명에 따른 테스트 회로를 갖는 반도체 장치의 블록도이다. 그 구조는 반도체 장치(21)에 외부 신호가 입력되는 입력 패드(23)와, 상기 입력 패드(23)에 출력단이 연결된 제1 버퍼(25)와, 상기 제1 버퍼(25)의 제어단에 입력단이 연결되고 테스트 인에이블 신호를 입력으로 하는 인버터(27)와, 상기 입력 패드(23)에 입력단이 연결된 제1 입력 버퍼(29)와, 상기 제1 버퍼(25)의 입력단과 상기 제1 입력 버퍼(29)의 출력단에 연결된 제1 코아 로직(31)과, 상기 1 코아 로직(31)과 상기 제1 버퍼(25)의 입력단에 연결된 제2 코아 로직(33)과, 상기 제2 코아 로직(33)에 입력단이 연결되고 상기 테스트 인에이블 신호가 제어단에 연결된 제2 버퍼(35)와, 상기 제2 버퍼(35)의 출력단에 입력단이 연결되고 상기 제1 코아(31) 로직과 제2 코아 로직(33)이 연결된 노드에 출력단이 연결된 제2 입력 버퍼(37) 및 상기 제2 입력 버퍼(37)의 입력단에 연결된 출력 패드(39)로 구성되어있다.2 is a block diagram of a semiconductor device having a test circuit according to the present invention. The structure includes an input pad 23 through which an external signal is input to the semiconductor device 21, a first buffer 25 having an output terminal connected to the input pad 23, and a control terminal of the first buffer 25. An inverter 27 connected to an input terminal and receiving a test enable signal, a first input buffer 29 connected to an input terminal of the input pad 23, an input terminal of the first buffer 25, and the first input terminal. A first core logic 31 connected to an output terminal of an input buffer 29, a second core logic 33 connected to an input terminal of the first core logic 31 and the first buffer 25, and the second core An input terminal is connected to the logic 33 and the test enable signal is connected to the control terminal, and an input terminal is connected to an output terminal of the second buffer 35 to connect the logic of the first core 31. A second input buffer 37 having an output terminal connected to a node to which a second core logic 33 is connected and an output connected to an input terminal of the second input buffer 37 It consists of a pad (39).

도 3은 본 발명에 따른 반도체 장치의 테스트 방법을 설명하기 위한 흐름도이다. 도 3을 참조하여 상기 도 2에 도시된 회로의 동작을 설명하기로 한다. 정상 모드(mode)일 때, 상기 테스트 인에이블 신호는 논리 로우 레벨(logical low level)이 되어 디세이블된다. 이 상태에서 외부 데이터가 상기 입력 패드(23)로 입력된다. 그러면 상기 제1 버퍼(25)는 비활성화되어있으므로 상기 외부 데이터는 상기 제1 입력 버퍼(29)를 통하여 상기 제1 코아 로직(31)과 제2 코아 로직(33)으로 입력된다. 상기 테스트 인에이블 신호가 디세이블이므로 제2 버퍼(35)는 활성화상태이다. 따라서 상기 제2 코아 로직(33)의 출력 데이터는 상기 제2 버퍼(35)와 출력 패드(39)를 통하여 외부로 출력된다.3 is a flowchart illustrating a test method of a semiconductor device according to the present invention. An operation of the circuit shown in FIG. 2 will be described with reference to FIG. 3. In normal mode, the test enable signal is disabled at a logic low level. In this state, external data is input to the input pad 23. Then, since the first buffer 25 is inactivated, the external data is input to the first core logic 31 and the second core logic 33 through the first input buffer 29. Since the test enable signal is disabled, the second buffer 35 is in an active state. Therefore, the output data of the second core logic 33 is output to the outside through the second buffer 35 and the output pad 39.

그러다가 테스트 모드가 되면, 상기 테스트 인에이블 신호는 논리 하이 레벨(logical high level)로 인에이블된다.(41 단계) 그러면 상기 제1 버퍼(25)는 활성화되고 상기 제2 버퍼(35)는 비활성화된다. 때문에 상기 입력 패드(23)로 외부 데이터가 입력되더라도 이것은 출력 패드(39)를 통과할 수가 없다. 따라서 상기 출력 패드(39)로 외부 데이터가 입력되면 이것은 상기 제2 입력 버퍼(37)를 통하여 상기 제1 코아 로직(31)과 제2 코아(33)로 입력된다.(43단계) 상기 제1 코아(31)와 제2 코아(33)의 출력 데이터는 상기 제1 버퍼(25)를 통하여 상기 입력 패드(23)에 도달한다.(43단계) 상기 입력 패드(23)에 도달한 데이터를 점검함으로써 상기 제1 코아 로직(31)과 제2 코아 로직(33)의 기능을 확인할 수 있다.Then, when the test mode is entered, the test enable signal is enabled at a logical high level (step 41). Then, the first buffer 25 is activated and the second buffer 35 is deactivated. . Therefore, even though external data is input to the input pad 23, it cannot pass through the output pad 39. Therefore, when external data is input to the output pad 39, it is input to the first core logic 31 and the second core 33 through the second input buffer 37 (step 43). Output data of the core 31 and the second core 33 reaches the input pad 23 through the first buffer 25 (step 43). The data reaching the input pad 23 is checked. As a result, the functions of the first core logic 31 and the second core logic 33 can be confirmed.

이와같이 인버터(27)와 제1 버퍼(25) 및 제2 버퍼(37를 구비함으로써 상기 제1 코아 로직(31)과 제2 코아 로직(33)의 기능을 확인할 수가 있는데, 상기 인버터(27)와 제1 버퍼(25) 및 제2 버퍼(35)는 그크기가 작기 때문에 반도체 장치(21)에서 지하는 면적이 적다. 따라서 반도체 장치(21)의 크기는 적으면서도 반도체 장치(21)의 기능은 테스트될 수가 있다.Thus, by providing the inverter 27, the first buffer 25 and the second buffer 37, it is possible to check the function of the first core logic 31 and the second core logic 33, and the inverter 27 and Since the first buffer 25 and the second buffer 35 are small in size, the area occupied by the semiconductor device 21 is small, so that the function of the semiconductor device 21 is small while the size of the semiconductor device 21 is small. Can be tested.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.

상술한 바와 같이 본 발명에 따르면, 면적은 적게 차지하는 테스트 회로를 구비하여 반도체 장치의 기능을 테스트함으로써 반도체 장치의 크기가 작아진다.As described above, according to the present invention, the size of the semiconductor device is reduced by providing a test circuit which occupies a small area and testing the function of the semiconductor device.

Claims

An input pad to which an external signal is input;

A first buffer connected to an input terminal to the input pad and a test enable signal connected to a control terminal to be activated when the test enable signal is enabled;

A second buffer configured as an input of the output of the core logic and the test enable signal connected to a control terminal to be activated when the test enable signal is disabled; And

And an output pad connected to the output terminal of the second buffer and the core logic.

The semiconductor device of claim 1, further comprising an inverter between the test enable signal and a control terminal of the first buffer.

The semiconductor device of claim 1, further comprising a first input buffer between the input pad and the core logic.

The semiconductor device of claim 1, further comprising a second input buffer between the output pad and the core logic.

The test enable signal is enabled; And

And external data is input to the output pad of the semiconductor device and output to the input pad.

6. The test method of claim 5, wherein the enabling of the test enable signal is from a logic low level to a logic high level.