JPH01200455A - Parity function test method for semiconductor memory having parity function - Google Patents
Parity function test method for semiconductor memory having parity functionInfo
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Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、パリティ機能すなわちパリティ発生機能及び
パリティ検査機能を有する半導体記憶装置（ＤＲＡＭ、
ＳＲＡＭ等）に於けるパリティ機能のテスト方法に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a semiconductor memory device (DRAM,
The present invention relates to a method for testing the parity function in SRAM, etc.).
〈従来の技術〉
近年、記憶データの信頼性を担保するため、データ書き
込み時に所定のパリティを付加して書き５ 込みを行い
、読み出し時にパリティ・チエツクを行うシステムが増
えてきているが、これまでは記憶装置とパリティ・チエ
ツク装置（パリティ発生及びパリティ検査様能を有する
）とはそれぞれ別個のＩＣチップで溝成されていたため
、半導体記憶装置に於いて、パリティ機能をテストする
必要性は無かった。<Conventional technology> In recent years, in order to ensure the reliability of stored data, there has been an increase in the number of systems that add a predetermined parity when writing data and perform a parity check when reading data. Since the storage device and the parity check device (which has parity generation and parity checking functions) were each made up of separate IC chips, there was no need to test the parity function of the semiconductor storage device. .
〈発明が解決しようとする課題〉
しかしながら、パリティ機能が半導体記憶装置に１チツ
プ化されると、そのパリティ機能のテスト方法を新たに
開発しなければならない。<Problems to be Solved by the Invention> However, when the parity function is integrated into a single chip in a semiconductor memory device, a new method for testing the parity function must be developed.
本発明は、上記に濫みなされたものであり、パリティ発
生機能及びパリティ検査機能を内蔵した半導体記憶装置
に於いて、内部のパリティ発生回路及びパリティ検査回
路のテスト方法を提供することを目的とするものである
。The present invention has been made in consideration of the above, and an object of the present invention is to provide a method for testing an internal parity generation circuit and a parity check circuit in a semiconductor memory device having a built-in parity generation function and a parity check function. It is something to do.
〈課題を解決するための手段〉
本発明の、パリティ機能を有する半導体記憶装置に於け
るパリティ機能テスト方法は、パリティ発生機能及びパ
リティ検査機能を内蔵した半導体記憶装置に於いて、外
部より上記パリティ発生機能及びパリティ検査機能のオ
ン・オフを制御するための制菌手段と、上記パリティ発
生機能オフ時に、外部で発生されたパリティをパリティ
記憶部に入力するためのパリティ入力手段と、上記パリ
ティ検査機能オフ時に、上記パリティ記憶部に記憶され
たパリティを外部に出力するだめのパリティ出力手段と
を設け、パリティ発生機能オン状態でデータ書き込みを
行い、パリティ検査機能オフ状態でデータ読み出しを行
うことによって、上記パリティ発生機能のテストを行い
、パリティ発生機能オフ状態でデータ書き込みを行い、
パリティ検査機能オン状態でデータ読み呂しを行うこと
によって、上記パリティ検査機能のテストを行うように
したことを特徴とするものである。<Means for Solving the Problems> A parity function test method for a semiconductor memory device having a parity function according to the present invention is a semiconductor memory device having a built-in parity generation function and a parity check function. sterilization means for controlling on/off of the generation function and the parity check function; a parity input means for inputting externally generated parity into the parity storage section when the parity generation function is turned off; and the parity check. By providing a parity output means for outputting the parity stored in the parity storage section to the outside when the function is off, data is written when the parity generation function is on, and data is read when the parity check function is off. , test the above parity generation function, write data with the parity generation function off,
The present invention is characterized in that the parity check function is tested by reading data with the parity check function on.
く作 用〉
パリティ発生機能のテストに於いては、内部のパリティ
発生回路で発生されたパリティが、直接外部に出力され
る。これにより、パリティ発生回路の動作を確認するこ
とができる。また、パリティ検査機能のテストに於いて
は、外部より入力されたパリティと記憶データとに基づ
くパリティ検査回路の出力が、外部に出力される。これ
によりパリティ検査回路の動作を確認することができる
。Function> In testing the parity generation function, the parity generated by the internal parity generation circuit is directly output to the outside. This allows the operation of the parity generation circuit to be confirmed. Further, in testing the parity check function, the output of the parity check circuit based on the parity input from the outside and the stored data is output to the outside. This allows the operation of the parity check circuit to be confirmed.
〈実施例〉 以下、図面を参照して本発明の詳細な説明する。<Example> Hereinafter, the present invention will be described in detail with reference to the drawings.
図は、本発明に係る半導体記憶装置の内部構成図である
。データ記憶部１及びパリティ記憶部２等と、パリティ
発生回路３及びパリティ検査回路４とが同−ＩＣチップ
内に形成されている。パリティ発生回路３は、データ入
力端子５より入力されたデータの内容に応じて所定のパ
リティ（“１“又は“０″）を発生する。パリティ発生
回路３で発生されたパリティはオアゲート１０を介して
パリティ記憶部２に入力、記憶される。パリティ検査回
路４は、パリティ記憶部２より読み出されたパリティと
、データ記憶部１より読み出されたデータの内容とに基
づいて、記憶データが変化していないか否かを検出し、
その結果を示す信号を出力する。６はデータ出力端子で
ある。７はパリティ機能オン・オフ制御信号入力端子で
あり、該端子への入力信号が“１゛のとき、パリティ機
能はオンとなり、同信号が“０°のとき、パリティ機能
はオフとなる。８は、パリティ機能オフ時に、外部で発
生されたパリティ（“１″又は“０“）を入力するため
のパリティ入力端子である。該端子より入力された外部
パリティは、オアゲート１０を介して、パリティ記憶部
２に入力、記憶される。The figure is an internal configuration diagram of a semiconductor memory device according to the present invention. A data storage section 1, a parity storage section 2, etc., a parity generation circuit 3, and a parity check circuit 4 are formed within the same IC chip. The parity generation circuit 3 generates a predetermined parity (“1” or “0”) according to the content of data input from the data input terminal 5. The parity generated by the parity generation circuit 3 is input to and stored in the parity storage section 2 via the OR gate 10. The parity check circuit 4 detects whether or not the stored data has changed based on the parity read from the parity storage section 2 and the content of the data read from the data storage section 1,
A signal indicating the result is output. 6 is a data output terminal. 7 is a parity function on/off control signal input terminal; when the input signal to this terminal is "1", the parity function is turned on; when the signal is "0", the parity function is turned off. 8 is a parity input terminal for inputting an externally generated parity ("1" or "0") when the parity function is off. The external parity input from the terminal is input and stored in the parity storage section 2 via the OR gate 10.
なお、パリティ機能オン時には、該端子は“０“レベル
に固定される。９はパリティ出力端子であり、パリティ
機能オン時に於いては、パリティ検査回路４の出力信号
がオアゲート１１を介して該端子よ、り出力され、一方
、パリティ機能オフ時に於いては、パリティ記憶部２よ
り読み出されたパリティがアンドゲート１２、オアゲー
ト１１を介して該端子より出力される。Note that when the parity function is on, this terminal is fixed at the "0" level. 9 is a parity output terminal, and when the parity function is on, the output signal of the parity check circuit 4 is outputted from this terminal via the OR gate 11, while when the parity function is off, the output signal of the parity check circuit 4 is output from the parity output terminal. The parity read from 2 is output from the terminal via an AND gate 12 and an OR gate 11.
上記半導体記憶装置に於、いては、データ入力端子とデ
ータ出力端子とが別個に設けられているが、同一の端子
又は端子群を、データ入力とデータ出力の両方に共用す
る構成のものでもよい。In the above semiconductor memory device, the data input terminal and the data output terminal are provided separately, but the same terminal or a group of terminals may be used in common for both data input and data output. .
パリティ発生機能のテスト方法は以下の通りである。The test method for the parity generation function is as follows.
テスト装置と上記半導体記憶装置とを接続し、まず、テ
スト装置よりパリティ機能オン信号（’ １ ”レベル
）を出力し、該信号を半導体記憶装置に入力することに
よって、同装置をパリティ・オン状態に設定する。また
、半導体記憶装＠をデータ書き込みモードに設定する。A test device is connected to the semiconductor memory device, and the test device first outputs a parity function on signal ('1'' level), and this signal is input to the semiconductor memory device to put the device into the parity on state. Also, set the semiconductor memory device @ to data write mode.
その後、テスト装置よリテスト用データを出力し、該デ
ータを半導体記憶装置に入力する。入力データはデータ
記憶部にによって半導体記憶装置をパリティ・オフ状態
に設定する。１だ、半導体記憶装置をデータ読み出しモ
ードに設定する。その後、読み出しを行うことによって
、テスト用データに基づきパリティ発生回路で発生され
パリティ記憶部に入力、記憶されたパリティが、そのま
１半導体記憶装置より外部出力され、テスト装置に入力
される。テスト装置は、この値によってパリティ発生回
路が正常に機能しているか否かを罹認する。これによっ
て、パリティ発生機能のテストが行われる。Thereafter, the test device outputs retest data and inputs the data into the semiconductor memory device. The input data is used by the data storage section to set the semiconductor memory device in a parity off state. 1, sets the semiconductor storage device to data read mode. Thereafter, by reading, the parity generated by the parity generation circuit based on the test data and input and stored in the parity storage section is directly output from the semiconductor memory device to the outside and input to the test device. The test device determines whether the parity generation circuit is functioning normally based on this value. This tests the parity generation function.
次に、パリティ検査機能のテスト方法について説明する
。Next, a method for testing the parity check function will be explained.
まず、テスト装置よりパリティ機能オフ信号を出力し、
これによって半導体記憶装置をパリティ・オフ状態に設
定する。また、半導体記憶装置をデータ書き込みモード
に設定する。その後、テスト装置よフテヌト用データ及
び所定のパリティを出力し、それぞれデータ入力端子及
びパリティ入力端子を介して半導体記憶装置に入力する
。入力されたテスト用データ及びパリティは、それぞれ
データ記憶部及びパリティ記憶部に記憶される。First, output the parity function off signal from the test equipment,
This sets the semiconductor memory device to a parity off state. Also, the semiconductor memory device is set to data write mode. Thereafter, the test device outputs futenu data and predetermined parity, and inputs them to the semiconductor memory device via the data input terminal and parity input terminal, respectively. The input test data and parity are stored in a data storage section and a parity storage section, respectively.
その後、テスト装置よシパリティ機能オン信号を出力し
、これによって半導体記憶装置をパリティ・オン状態に
設定する。また、半導体記憶装置をデータ読み出しモー
ドに設定する。その後、読み出しを行うことによって、
テスト装置よシ出力されたテスト用データと、同じくテ
スト装置より出力されたパリティとに基づくパリティ検
査回路の出力信号が半導体記憶装置より外部出力され、
テスト装置に入力される。テスト装置は、この値によっ
てパリティ検査回路が正常に機能しているか否かを確認
する。これによって、パリティ検査機能のテストが行わ
れる。Thereafter, the test device outputs a parity function on signal, thereby setting the semiconductor memory device in the parity on state. Also, the semiconductor memory device is set to data read mode. Then, by reading
The output signal of the parity check circuit based on the test data output from the test device and the parity also output from the test device is output from the semiconductor storage device to the outside,
input into the test equipment. The test device uses this value to confirm whether the parity check circuit is functioning normally. This tests the parity check function.
〈発明の効果〉
以上のように、本発明によれば、パリティ機能を内蔵し
た半導体記憶装置に於いて容易にパリティ機能のテスト
を行うことができるものである。<Effects of the Invention> As described above, according to the present invention, it is possible to easily test the parity function in a semiconductor memory device having a built-in parity function.
図は本発明に係る半導体記憶装置の内部構成図である。
符号の説明
１：データ記憶部、 ２：パリティ記憶部、３：パリテ
ィ発生回路、 ４：パリティ検査回路、 ５：データ入
力端子、 ６：データ出力端子、 ７：パリティ機能オ
ン・オフ制御信号入力端子、 ８：パリティ入力端子、
９：パリティ出力端子、 １０．１１ニオアゲート
、１２：アンドゲート。The figure is an internal configuration diagram of a semiconductor memory device according to the present invention. Explanation of symbols 1: Data storage section, 2: Parity storage section, 3: Parity generation circuit, 4: Parity check circuit, 5: Data input terminal, 6: Data output terminal, 7: Parity function on/off control signal input terminal , 8: Parity input terminal,
9: Parity output terminal, 10.11 Nior gate, 12: AND gate.
Claims (1)
半導体記憶装置に於いて、外部より上記パリテイ発生機
能及びパリテイ検査機能のオン・オフを制御するための
制御手段と、上記パリテイ発生機能オフ時に、外部で発
生されたパリテイをパリテイ記憶部に入力するためのパ
リテイ入力手段と、上記パリテイ検査機能オフ時に、上
記パリテイ記憶部に記憶されたパリテイを外部に出力す
るためのパリテイ出力手段とを設け、パリテイ発生機能
オン状態でデータ書き込みを行い、パリテイ検査機能オ
フ状態でデータ読み出しを行うことによって、上記パリ
テイ発生機能のテストを行い、パリテイ発生機能オフ状
態でデータ書き込みを行い、パリテイ検査機能オン状態
でデータ読み出しを行うことによって、上記パリテイ検
査機能のテストを行うようにしたことを特徴とする、パ
リテイ機能を有する半導体記憶装置に於けるパリテイ機
能テスト方法。1. In a semiconductor memory device having a built-in parity generation function and a parity check function, a control means for externally controlling on/off of the parity generation function and parity check function, and a control means for externally controlling on/off of the parity generation function and parity check function; parity input means for inputting the parity generated in the parity storage section into the parity storage section, and parity output means for outputting the parity stored in the parity storage section to the outside when the parity check function is turned off. The above parity generation function is tested by writing data with the generation function on and reading data with the parity check function off, writing data with the parity generation function off, and reading data with the parity check function on. 1. A parity function test method in a semiconductor memory device having a parity function, characterized in that the parity check function is tested by reading.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025885A JPH01200455A (en) | 1988-02-05 | 1988-02-05 | Parity function test method for semiconductor memory having parity function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025885A JPH01200455A (en) | 1988-02-05 | 1988-02-05 | Parity function test method for semiconductor memory having parity function |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01200455A true JPH01200455A (en) | 1989-08-11 |
Family
ID=12178239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63025885A Pending JPH01200455A (en) | 1988-02-05 | 1988-02-05 | Parity function test method for semiconductor memory having parity function |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01200455A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081528A (en) * | 1995-06-01 | 2000-06-27 | Micron Technology, Inc. | Shared buffer memory architecture for asynchronous transfer mode switching and multiplexing technology |
| JP2002313077A (en) * | 2001-04-18 | 2002-10-25 | Fujitsu Ltd | Semiconductor memory |
| US6487207B1 (en) | 1997-02-26 | 2002-11-26 | Micron Technology, Inc. | Shared buffer memory architecture for asynchronous transfer mode switching and multiplexing technology |
-
1988
- 1988-02-05 JP JP63025885A patent/JPH01200455A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081528A (en) * | 1995-06-01 | 2000-06-27 | Micron Technology, Inc. | Shared buffer memory architecture for asynchronous transfer mode switching and multiplexing technology |
| US6487207B1 (en) | 1997-02-26 | 2002-11-26 | Micron Technology, Inc. | Shared buffer memory architecture for asynchronous transfer mode switching and multiplexing technology |
| JP2002313077A (en) * | 2001-04-18 | 2002-10-25 | Fujitsu Ltd | Semiconductor memory |
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