JPH07141900A - Semiconductor storage device - Google Patents

Semiconductor storage device

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Publication number
JPH07141900A
JPH07141900A JP5314267A JP31426793A JPH07141900A JP H07141900 A JPH07141900 A JP H07141900A JP 5314267 A JP5314267 A JP 5314267A JP 31426793 A JP31426793 A JP 31426793A JP H07141900 A JPH07141900 A JP H07141900A
Authority
JP
Japan
Prior art keywords
data
self
circuit
counter
time
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP5314267A
Other languages
Japanese (ja)
Inventor
Isamu Ukon
勇 右近
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Steel Corp
Original Assignee
Nippon Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Steel Corp filed Critical Nippon Steel Corp
Priority to JP5314267A priority Critical patent/JPH07141900A/en
Publication of JPH07141900A publication Critical patent/JPH07141900A/en
Withdrawn legal-status Critical Current

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

PURPOSE:To decrease a load on a tester and enable reducing testing time by making a device become a self-diagnostic mode by receiving specific signal from an outside and testing the device itself while generating a test pattern in the inside of the device. CONSTITUTION:A self-diagnostic/non-self-diagnostic mode control circuit 3 becomes the self-diagnostic mode at the specific condition of a control signal inputted at an input terminal 10. At the time of the self-diagnostic mode, cells a memory cell block 8 are accessed successively according to an address signal incremented successively by a counter 1. Besides, input data at the time of a writing and expectancy values at the time of a readout are generated in a data generating circuit 2 based on the output signal of the counter 1. Input data and expectancy generated in the circuit 2 are inputted respectively to a data input circuit 6 and a comparator circuit 4. The comparator 4 comparating readout data with expectancy outputs pass and fail as a result of the comparison to the outside of this semiconductor storage device 9.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に自己診断機能を内蔵した半導体記憶装置に関す
るものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a self-diagnosis function.

【0002】[0002]

【従来の技術】従来、DRAM、SRAM等の半導体記
憶装置のテストを行うには、アドレス信号、アドレス信
号に対応する入力データ、及び期待データ等のテスト用
パターンをテスタを用いて生成し、このテスト用パター
ンを用いてテストを行っている。
2. Description of the Related Art Conventionally, in order to test a semiconductor memory device such as DRAM or SRAM, an address signal, input data corresponding to the address signal, and a test pattern such as expected data are generated by using a tester. Testing is performed using the test pattern.

【0003】[0003]

【発明が解決しようとする課題】しかるに、半導体記憶
装置の高集積化が進み、記憶容量の増大が進むにつれて
テスト用パターンを生成するためのテスタの負荷も増大
し、またテスト時間も増大するという問題が生じてい
る。
However, as the degree of integration of semiconductor memory devices has increased and the storage capacity has increased, the load on the tester for generating a test pattern also increases and the test time also increases. There is a problem.

【0004】本発明は、このような従来技術の不都合を
解消するべく案出されたものであり、その主な目的は、
テスタにかかる負荷を軽減し得ると共に、テスト時間を
低減し得るように改良された半導体記憶装置を提供する
ことにある。
The present invention has been devised in order to eliminate such disadvantages of the prior art, and its main purpose is to:
An object of the present invention is to provide an improved semiconductor memory device that can reduce the load on the tester and the test time.

【0005】[0005]

【課題を解決するための手段】このような目的は、本発
明によれば、特定の条件信号で計数を開始するカウンタ
と、前記カウンタの計数値をもとにアドレス信号を発生
するアドレスデコード手段と、前記カウンタの計数値を
もとにメモリセルブロックへの書き込みデータ及び期待
データのパターンを生成するデータ発生手段と、前記デ
ータ発生手段で生成されたデータを前記メモリセルブロ
ックへ入力するデータ入力手段と、前記メモリセルブロ
ックから出力されたデータと前記データ発生手段で生成
された期待データとを比較し、その比較結果を半導体記
憶装置の外部に出力する手段を備えた比較手段と、前記
半導体記憶装置の外部からの特定の条件信号を受けて前
記半導体記憶装置の内部に対する自己診断のための前記
特定の条件信号を生成する制御手段とを有することを特
徴とする半導体記憶装置を提供することによって達成さ
れる。
According to the present invention, a counter for starting counting with a specific condition signal and an address decoding means for generating an address signal based on the count value of the counter are provided according to the present invention. A data generating means for generating a pattern of write data and expected data for the memory cell block based on the count value of the counter; and a data input for inputting the data generated by the data generating means to the memory cell block. Means for comparing the data output from the memory cell block with expected data generated by the data generating means and outputting the comparison result to the outside of the semiconductor memory device; Receiving a specific condition signal from the outside of the memory device, the specific condition signal for self-diagnosis for the inside of the semiconductor memory device It is achieved by providing a semiconductor memory device characterized by a control means for forming.

【0006】[0006]

【作用】このような構成によると、半導体記憶装置の外
部から特定の条件信号を受けると、半導体記憶装置は自
己診断モードとなる。この自己診断モードに於ては、半
導体記憶装置の内部にてテストパターンが生成され、半
導体記憶装置そのもののテストが行われる。テストを行
った結果は、半導体記憶装置の外部に出力される。
With this structure, when a specific condition signal is received from the outside of the semiconductor memory device, the semiconductor memory device enters the self-diagnosis mode. In this self-diagnosis mode, a test pattern is generated inside the semiconductor memory device, and the semiconductor memory device itself is tested. The result of the test is output to the outside of the semiconductor memory device.

【0007】[0007]

【実施例】以下に添付の図面に示された具体的な実施例
を参照して本発明について詳細に説明する。
The present invention will be described in detail below with reference to specific embodiments shown in the accompanying drawings.

【0008】図1は、本発明の一実施例のブロック図で
ある。図1に於て、カウンタ1、データ発生回路2、自
己診断/非自己診断モード制御回路3、及び比較回路4
は、評価容易化のために挿入した自己診断回路である。
そしてアドレスデコーダ5、データ入力回路6、データ
出力回路7、及びメモリセルブロック8は、従来の半導
体記憶装置を構成する回路である。これらの回路は、集
積回路9に含まれている。
FIG. 1 is a block diagram of an embodiment of the present invention. In FIG. 1, a counter 1, a data generation circuit 2, a self-diagnosis / non-self-diagnosis mode control circuit 3, and a comparison circuit 4
Is a self-diagnosis circuit inserted for easy evaluation.
The address decoder 5, the data input circuit 6, the data output circuit 7, and the memory cell block 8 are circuits that constitute a conventional semiconductor memory device. These circuits are included in the integrated circuit 9.

【0009】自己診断/非自己診断モード制御回路3
は、制御信号入力端子10に外部から入力する制御信号
の特定の条件に於て、自己診断モードになる。自己診断
モードとなった自己診断/非自己診断モード制御回路3
は、カウンタ1、データ発生回路2、比較回路4、アド
レスデコーダ5、データ入力回路6、及びデータ出力回
路7に対し、自己診断モード時に於ける制御信号を発生
する。
Self-diagnosis / non-self-diagnosis mode control circuit 3
Becomes a self-diagnosis mode under a specific condition of a control signal externally input to the control signal input terminal 10. Self-diagnosis / non-self-diagnosis mode control circuit 3 in self-diagnosis mode
Generates a control signal in the self-diagnosis mode for the counter 1, the data generation circuit 2, the comparison circuit 4, the address decoder 5, the data input circuit 6, and the data output circuit 7.

【0010】自己診断モード時に於ては、カウンタ1、
データ発生回路2、及び比較回路4は活性化され、デー
タ出力回路7は非活性化される。カウンタ1は、外部か
ら供給されるクロック信号をカウントする。カウンタ1
の出力信号は、アドレス信号としてアドレスデコーダ5
に入力される。カウンタ1によって順次インクリメント
されるアドレス信号に従ってメモリセルブロック8内の
セルが順番にアクセスされる。
In the self-diagnosis mode, counter 1,
The data generation circuit 2 and the comparison circuit 4 are activated, and the data output circuit 7 is deactivated. The counter 1 counts a clock signal supplied from the outside. Counter 1
The output signal of the address decoder 5 is used as an address signal.
Entered in. The cells in the memory cell block 8 are sequentially accessed according to the address signal sequentially incremented by the counter 1.

【0011】一方、書込みの際の入力データ、並びに読
出しの際の期待値は、カウンタ1の出力信号をもとにし
て、チェッカーパターン、或いはマーチパターン等の信
号がデータ発生回路2にて生成される。このデータ発生
回路2に於て生成されたチェッカーパターン、マーチパ
ターン等の入力データ、及び期待値は、それぞれデータ
入力回路6、及び比較回路4に入力される。即ち、書込
みの際にはメモリセルブロック8にデータが書込まれ、
読出しの際にはメモリセルブロック8から読出されたデ
ータと期待値との比較を比較回路4にて行う。読出され
たデータと期待値との比較を行う比較回路4では、比較
の結果としてのパス及びフェイルを半導体記憶装置9の
外部に出力する。
On the other hand, with respect to the input data at the time of writing and the expected value at the time of reading, a signal such as a checker pattern or a march pattern is generated by the data generating circuit 2 based on the output signal of the counter 1. It The input data such as the checker pattern, the march pattern, etc., and the expected value generated in the data generating circuit 2 are input to the data input circuit 6 and the comparison circuit 4, respectively. That is, at the time of writing, data is written in the memory cell block 8,
At the time of reading, the comparison circuit 4 compares the data read from the memory cell block 8 with the expected value. The comparison circuit 4 that compares the read data with the expected value outputs the pass and fail as the comparison result to the outside of the semiconductor memory device 9.

【0012】以上の自己診断回路の挿入により、テスタ
の負荷の軽減、および評価時間の短縮が可能となる。
尚、本実施例に於ては、カウンタ1はメモリに通常供給
されるクロック信号をカウントするものとしたが、これ
は自己発振型のカウンタとしてもよい。
By inserting the self-diagnosis circuit as described above, the load on the tester can be reduced and the evaluation time can be shortened.
In this embodiment, the counter 1 counts the clock signal normally supplied to the memory, but it may be a self-oscillation type counter.

【0013】なお、符号11、12は入力端子、符号1
3、14は出力端子である。
Reference numerals 11 and 12 are input terminals, reference numeral 1
Reference numerals 3 and 14 are output terminals.

【0014】[0014]

【発明の効果】以上説明したように本発明によれば、半
導体記憶装置の評価を行う際にテスタからのテストパタ
ーンの供給が殆ど不要となった。これにより、テスタの
負荷を軽減し、テスト時間を低減することを可能とし
た。
As described above, according to the present invention, it becomes almost unnecessary to supply the test pattern from the tester when the semiconductor memory device is evaluated. This makes it possible to reduce the load on the tester and reduce the test time.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の自己診断回路を内蔵した半導体記憶装
置の一実施例を示すブロック図。
FIG. 1 is a block diagram showing an embodiment of a semiconductor memory device incorporating a self-diagnosis circuit of the present invention.

【符号の説明】[Explanation of symbols]

1 カウンタ 2 データ発生回路 3 自己診断/非自己診断モード制御回路 4 比較回路 5 アドレスデコーダ 6 データ入力回路 7 データ出力回路 8 メモリセルブロック 9 集積回路 1 counter 2 data generation circuit 3 self-diagnosis / non-self-diagnosis mode control circuit 4 comparison circuit 5 address decoder 6 data input circuit 7 data output circuit 8 memory cell block 9 integrated circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 特定の条件信号で計数を開始するカウン
タと、 前記カウンタの計数値をもとにアドレス信号を発生する
アドレスデコード手段と、 前記カウンタの計数値をもとにメモリセルブロックへの
書き込みデータ及び期待データのパターンを生成するデ
ータ発生手段と、 前記データ発生手段で生成されたデータを前記メモリセ
ルブロックへ入力するデータ入力手段と、 前記メモリセルブロックから出力されたデータと前記デ
ータ発生手段で生成された期待データとを比較し、その
比較結果を半導体記憶装置の外部に出力する手段を備え
た比較手段と、 前記半導体記憶装置の外部からの特定の条件信号を受け
て前記半導体記憶装置の内部に対する自己診断のための
前記特定の条件信号を生成する制御手段とを有すること
を特徴とする半導体記憶装置。
1. A counter that starts counting with a specific condition signal, an address decoding unit that generates an address signal based on the count value of the counter, and a memory cell block based on the count value of the counter. Data generation means for generating a pattern of write data and expected data; data input means for inputting the data generated by the data generation means to the memory cell block; and data output from the memory cell block and the data generation Comparing the expected data generated by the means, and outputting the comparison result to the outside of the semiconductor memory device; and comparing the expected data to the semiconductor memory device by receiving a specific condition signal from the outside of the semiconductor memory device. And a control means for generating the specific condition signal for self-diagnosis of the inside of the device. Storage device.
JP5314267A 1993-11-18 1993-11-18 Semiconductor storage device Withdrawn JPH07141900A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5314267A JPH07141900A (en) 1993-11-18 1993-11-18 Semiconductor storage device

Applications Claiming Priority (1)

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JP5314267A JPH07141900A (en) 1993-11-18 1993-11-18 Semiconductor storage device

Publications (1)

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JPH07141900A true JPH07141900A (en) 1995-06-02

Family

ID=18051303

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JP5314267A Withdrawn JPH07141900A (en) 1993-11-18 1993-11-18 Semiconductor storage device

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JP (1) JPH07141900A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6553528B1 (en) 1999-06-22 2003-04-22 Mitsubishi Denki Kabushiki Kaisha Test circuit for semiconductor integrated circuit
KR100384890B1 (en) * 2000-12-27 2003-05-22 한국전자통신연구원 Apparatus for self test of Embedded Memory in Semiconductor Circuit

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US6553528B1 (en) 1999-06-22 2003-04-22 Mitsubishi Denki Kabushiki Kaisha Test circuit for semiconductor integrated circuit
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Effective date: 20010130