KR19980048611A - 반도체 소자의 게이트 전극 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 소자 분리막 및 게이트 산화막이 형성된 반도체 기판을 제공하는 단계; 상기 게이트 산화막 상에 소정 두께의 결정질 폴리실리콘막을 형성하는 단계; 상기 결정질 폴리실리콘막 상에 소정 두께의 비결정질 폴리실리콘막을 형성하는 단계; 상기 비결정질 폴리실리콘막 상애 실리사이드막을 형성하는 단계; 및 상기 실리사이드막, 비결정질 폴리실리콘막 및 결정질 폴리실리콘막을 식각하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 게이트 전극 형성 방법

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 게이트 산화막의 특성 저조하를 방지하기 위한 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.

종래 기술에 따른 반도체 소자의 게이트 전극 형성 방법을 도 1A 및 1B 를 참조하여 설명하면 다음과 같다.

도 1A 를 참조하면, 반도체 기판(1) 상에 공지의 방법으로 소자 분리막(2)을 형성하여 상기 반도체 기판(1)을 활성 영역 및 비활성 영역으로 나눈 상태에서, 활성 영역 상에 박막의 게이트 산화막(3)을 형성한다. 그런 다음, 게이트 산화막(3) 상에 소정 두께의 폴리실리콘막(4)을 증착하고, 상기 폴리실리콘막(4)에 전도성을 부여하기 위하여 POCI₃도핑한 후, 상기 POCI₃도핑 공정에 의하여 발생되는 오염 물질을 제거하기 위하여 세정 공정을 실시한다.

도 1B를 참조하면, WF₆와 SiH₄의 혼합 가스를 이용하여 폴리실리콘막(4)상에 실리사이드막(5)을 형성한 후, 상기 실리사이드막(5) 및 도핑된 폴리실리콘막(4)을 패터닝하여 게이트 전극을 형성한다.

그러나, 상기와 같은 종래 기술은, 도 2 에 도시된 바와 같이, 실리사이드막(5) 형성시 WF₆가스에 함유되어 있는 플루오린(Fluorine)이 폴리실리콘막(4) 내의 기공(도시되지 않음)과 입계를 따라 게이트 산화막에 침투하여 게이트 산화막(3)의 결합 구조를 끊고 새로운 결합 구조를 형성하게 함으로써, 게이트 산화막(3) 표면의 열화 및 그 두께가 증가되어 문턱 전압의 불안정 및 소자 특성이 저하되는 문제점이 있었다.

따라서, 본 발명의 목적은, 게이트 전극용 폴리실리콘막을 결정질 폴리실리콘막 및 비결정질 폴리실리콘막으로 구성함으로써, 실리사이드막 형성시 사용되는 WF₆가스가 함유된 플루오린이 게이트 산화막으로 침투하지 못하도록 하여 게이트 산화막이 열화되거나 또는 그 두께가 증가되는 것을 방지할 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공하는데 있다.

도 1A 및 1B는 종래 기술에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 공정 단면도.

도 2 는 게이트 산화막의 특성 저하 현상을 설명하기 위한 폴리실리콘막의 입자 크기 나타낸 개략도.

도 3A 내지 도 3D 는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 공정 단면도.

도 4 는 본 발명에 따른 비결정질 폴리실리콘막 및 결정질 폴리실리콘막의 입자 크기 및 결정 방향을 설명하기 위한 개략도

*도면의 주요 부분에 대한 부호의 설명*

11 : 반도체 기판12 : 소자 분리막

13 : 게이트 산화막14 : 결정질 폴리실리콘막

15 : 비결정질 폴리실리콘막16 : 텅스텐 실리사이드막

상기와 같은 목적은, 소자 분리막 및 게이트 산화막이 형성된 반도체 기판을 제공하는 단계; 상기 게이트 산화막 상에 소정 두께의 결정질 폴리실리콘막을 형성하는 단계; 상기 결정질 폴리실리콘막 상에 소정 두께의 비결정질 폴리실리콘막을 형성하는 단계; 상기 비결정질 폴리실리콘막 상에 실리사이드막을 형성하는 단계; 및 상기 실리사이드막, 비결정질 폴리실리콘막 및 결정질 폴리실리콘막을 식각하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법에 의하여 달성된다.

본 발명에 따르면, 게이트 전극용 폴리실리콘막을 비결정질 및 결정질 폴리실리콘막을 형성함으로써, 플루오린에 의한 게이트 산화막의 열화 및 두께 증가를 방지할 수 있다.

[실시예]

이하, 도 3A 내지 3D를 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.

도 3A 를 참조하면, 반도체 기판(11)상에 통상의 방법으로 소자 분리막(12)을 형성하여 상기 반도체 기판(11)을 활성 영역 및 비활성 영역으로 나눈 상태에서, 상기활성 영역 상에 박막의 게이트 산화막(13)을 형성한다. 그런 다음, 약 600 내지 620℃ 온도에서 SiH₄가스를 100sccm/min 속도로 플로우시켜 700 내지 800Å 두께의 결정질 폴리실리콘막(14)을 형성한다.

도 3B 를 참조하면, 약 510 내지 520℃ 온도에서 DCS(SI₂H₂Cl₂) 가스를 앞면에서 50 내지 60sccm/min 속도로 플로우시키고, 후미에서는 130 내지 140sccm/min 속도로 플로우시켜 상기 결정질 폴리실리콘막(14)상에 약 700내지 800Å 두께의 비결정질 폴리실리콘막(15)을 형성한다. 그런 다음, 상기 비결정질 폴리실리콘막(15)에 불순물을 이온 주입하고, 약 850 내지 900 ℃ 온도 및 질소 분위기하에서 약 1 시간 동안 열처리 공정을 실시한다.

도 3C 를 참조하면, 상기 비결정질 폴리실리콘막(15) 상에 WF₆와 SiH₄의 혼합 가스를 이용하여 약 580 내지 620 Å 두께의 텅스텐 실리사이드막(16)을 형성한다.

도 4 는 본 발명에 따른 비결정질 폴리실리콘막 및 결정질 폴리실리콘막의 입자 크기 및 결정 방향을 설명하기 위한 개략도로써, 상기 비결정질 폴리실리콘막(40)은 결정질 폴리실리콘막(30)에 비해 입자가 크기 때문에, 상기 결정질 폴리실리콘막(30)과 다른 결정 방향을 갖게 된다. 따라서, 상기 텅스텐 실리사이드막(50)을 형성하기 위하여 사용된 WF₆가스에 함유되어 있는 플루오린이 입자 베리어(barrier : 41)에 의해 게이트 산화막(20)으로 침투하기 어렵게 되며, 열처리 공정 동안 상기 비결정질 폴리실리콘막(30)에 이온 주입된 불순물들이 입계에 격리되는 효과가 크기 때문에 플루오린의 게이트 산화막(20) 침투가 더욱 어렵게 된다.

계속해서, 도 3D 를 참조하면, 상기 실리사이드막(16), 비결정질 폴리실리콘막(15) 및 결정질 폴리실리콘막(14)을 식각하여 상기 게이트 산화막(13) 상에 게이트 전극을 형성한 후, 게이트 전극의 특성을 향상시키기 위하여 약 850℃ 정도의 온도 및 질소 분위기에서 약 30 분 동안 열처리 공정을 진행한다.

이상에서와 같이, 본 발명의 반도체 소자의 게이트 전극 형성 방법은 게이트 산화막 상에 결정질 폴리실리콘막 및 비결정질 폴리실리콘막을 적층한 후, 그 상부에 실리사이드막을 형성함으로써, 상기 실리사이드막 형성시 사용된 WF₆가스로 인하여 게이트 산화막이 열화되거나 그 두께가 증가되는 것을 방지할 수 있으며, 이에 따라 게이트 전극 특성 및 반도체 소자의 신뢰성을 향상시킬 수 있다.

한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (12)

1. 소자 분리막 및 게이트 산화막이 형성된 반도체 기판을 제공하는 단계;

   상기 게이트 산화막 상에 소정 두께의 결정질 폴리실리콘막을 형성하는 단계;

   상기 결정질 폴리실리콘막 상에 소정 두께의 비결정질 폴리실리콘막을 형성하는 단계;

   상기 비결정질 폴리실리콘막 상에 실리사이드막을 형성하는 단계; 및

   상기 실리사이드막, 비결정질 폴리실리콘막 및 결정질 폴리실리콘막을 식각하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
2. 1 항에 있어서, 결정질 폴리실리콘막은 SiH₄가스를 플로우시켜 약 600 내지 650 ℃ 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
3. 제 2 항에 있어서, 상기 SiH₄가스는 100sccm/min 속도로 플로우시키는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
4. 제 1 항에 있어서, 상기 결정질 폴리실리콘막은 약 700 내지 800Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
5. 제 1 항에 있어서, 상기 비결정질 폴리실리콘막은 Si₂H₂Cl₂가스를 플로우시켜 약 510 내지 520℃ 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
6. 제 5 항에 있어서, 상기 Si₂H₂Cl₂가스는 앞부분에서는 50 내지 60sccm/min 속도로 플로우시키고, 뒷 부분에서 130 내지 140sccm/min 속도로 플로우시는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
7. 제 1 항에 있어서, 상기 비결정질 폴리실리콘막은 약 700 내지 800Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
8. 제 1 항에 있어서, 상기 비결정질 폴리실리콘막 형성후에 불순물의 이온 주입 공정을 추가로 더 실시하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
9. 제 8 항에 있어서, 상기 불순물 이온 주입 공정 후에 열처리 공정을 추가적으로 더 실시하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
10. 제 1 항에 있어서, 상기 열처리 공정은 약 850 내지 900 ℃ 온도 및 질소 분위기하에서 약 1 시간 동안 실시하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
11. 제 1 항에 있어서, 상기 게이트 전극을 형성하기 위한 식각 공정 후에 열처리 공정을 추가적으로 더 실시하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
12. 제 11 항에 있어서, 상기 열처리 공정은 약 850 ℃정도의 온도 및 질소 분위기에서 약 30 분 동안 실시하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.