KR19980047906A - 저 전력 디지털 위상 동기 루프 - Google Patents
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Abstract
본 발명은 저전력 디지털 위상 동기 루프에 관한 것으로, 외부로부터 소정의 신호를 입력받고, 이 입력된 신호와 이전신호를 비교했을 때 두 신호가 같은 경우, 소정의 클락을 사용하여 이전신호에 대한 결과신호를 출력하는 위상 검출기와; 상기 위상 검출기의 출력신호를 입력받고, 연산 수행 결과에 오버플로우가 검출되면, 연산 결과신호의 부호와 현재 입력신호의 부호가 일치하는가를 비교하고, 이전신호와 현재 입력신호가 일치하는가를 비교하여, 상기 연산 결과신호의 부호와 현재 입력신호의 부호가 일치하거나 또는 상기 이전신호와 현재 입력신호가 일치하는 경우, 상기 이전신호에 대한 연산 결과신호를 출력하는 루프 필터와; 상기 루프 필터의 출력신호를 입력받고, 연산 수행 결과에 오버플로우가 검출되면, 연산 결과신호의 부호와 현재 입력신호의 부호가 일치하는가를 비교하고, 이전신호와 현재 입력신호가 일치하는가를 비교하여, 상기 연산 결과신호의 부호와 현재 입력신호의 부호가 일치하거나 또는 상기 이전신호와 현재 입력신호가 일치하는 경우, 상기 이전신호에 대한 연산 결과신호를 출력하는 NCO를 포함하여, 디지털 위상 동기 루프 각 블록의 전력 소비량을 감소시킬 수 있고, 따라서 전체 디지털 위상 동기 루프의 전력 소비량을 줄일 수 있다.
Description
본 발명은 저전력 디지털 위상 동기 루프에 관한 것으로, 좀 더 구체적으로는 디지털 통신 시스템의 모뎀에 사용되는 디지털 위상 동기 루프의 전력 소비를 최소화하는 저전력 디지털 위상 동기 루프에 관한 것이다.
디지털 통신(digital communication) 시스템의 베이스 밴드 신호 처리(baseband signal processing)부분은 모뎀(Modem) 및 이중채널 부분으로 구성된다.
상기 이중채널은 정보 전송시 전송 채널에서 발생되는 노이즈(noise) 및 패이딩(pading), 그리고 지터(jitter) 등에 의한 에러의 발생을 검출하여 교정하는 기능을 수행한다.
그리고, 상기 모뎀은 정보를 디지털로 재구성하여 송신 및 수신하는 기능을 수행하게 되며, 디지털 위상 동기 루프(Digital Phase Locked Loop;이하 'DPLL'이라 함) 및 각종 필터(filter), 그리고 이득 조절기(Gain Controller) 등으로 구성된다.
일반적으로 상기 DPLL은 입력신호의 위상과 일치하는 출력신호의 위상을 제공하는 일종의 제어루프로서, 아날로그 위상 동기 루프(Analog Phase Locked Loop;이하 PLL'이라 함) 회로를 디지털 회로로 대치한 장치이며, 기본적인 동작원리는 APLL과 유사하다.
디지털 통신 분야는 점진적으로 고속화되어 가는 추세이므로, 연산량이 많은 회로 부분의 전력 소비가 많이 발생되고, 이로 인해 회로의 소비 전력 증가 및 과열 등의 문제가 발생된다.
도 1은 일반적인 디지털 위상 동기 루프 회로도이다.
도 1을 참조하면, 일반적인 DPLL은 샘플링 위상 검출기(Sampling Phase Detector)(100) 및 디지털 루프 필터(Digital Loop Filter)(200), 그리고 DCO(Digitally Controlled Oscillator) 또는 NCO(Numerically Controlled Oscillator)(300)로 구성된다.
상기 DPLL의 구성 요소들은 동일한 신호가 입력되면, 이전 입력신호의 연산 결과에 따른 출력값과 동일한 출력값을 갖는 경우가 자주 발생된다.
도 2는 종래 위상 검출기(100)의 회로도이다.
도 2를 참조하면, 종래 위상 검출기(100)는 외부로부터 두 채널(I, Q)을 통해 소정의 신호를 입력받고, 이에 응답하여 각각의 이전신호를 출력하는 디-플립플롭(D-flipflop)(102, 104)과, 상기 디-플립플롭(102, 104)으로부터 소정의 신호를 입력받아 어드레스를 발생시키는 어드레스 맵(106)과, 상기 어드레스를 입력받아 소정의 값을 출력하는 룩 업 테이블(Look-Up Table;이하 'LUT'라 함)(108)로 구성되어, 현재 입력되는 신호들의 위상값을 검출하는 기능을 수행한다.
이 때, 상기 LUT(108)는 RAM 및 ROM, 그리고 레지스터 등과 같은 일종의 메모리 소자이다.
그런데, 종래 위상 검출기(100)는 입력신호가 이전신호와 같은 경우에도, 입력신호에 대한 메모리의 어드레스를 발생시켜 상기 LUT의 값을 독출 함으로써, 이를 위상 검출기(100)의 출력으로 사용하기 때문에, 불필요한 연산량에 따른 전력 소비 문제가 발생된다.
도 4는 종래 NCO(300)의 회로도이다.
도 4를 참조하면, 종래 NCO(300)는 외부로부터 입력값(X)을 궤환된 입력값(Y-1)과 가산하여 출력시키는 가산기(302) 및 상기 입력값(Y-1)을 발생시키는 변환부(304)로 구성된다.
이처럼, 종래 NCO(300)는 간단한 구조를 갖고 있으나, 회로 동작의 분해능(resolution)을 높이기 위해 많은 수의 비트를 사용하는 것이 일반화되어 있기 때문에, 상기 가산 연산에 많은 클락이 필요하며, 이에 따라 전력 소비가 증가되는 문제점이 발생된다.
도 3은 종래 루프 필터(200)의 회로도이다.
도 3을 참조하면, 종래 루프 필터(200)는 상기 위상 검출기(100)로부터 출력된 소정의 신호를 입력받아 각각 출력시키는 제 1 및 제 2 증폭기(amplifier)(202, 204)와, 상기 제 2 증폭기(204)의 출력값을 입력받고, 이 입력값과 궤환된 입력값을 가산하여 출력시키는 발진부(206)와, 상기 제 1 증폭기(202)의 출력값과 상기 발진부(206)의 출력값을 가산하여 출력시키는 가산기(210)로 구성된다.
이 때, 상기 발진부(206)는, 상기 NCO(300) 회로의 구성과 유사하게, 상기 제 2 증폭기(204)로부터의 입력값을 소정의 궤환된 입력값과 가산하여 출력시키는 가산기(207) 및 상기 궤환된 입력값을 발생시키는 변환부(208)로 구성된다.
이와 같이, 상기 종래 루프 필터(200)는 궤환 루프(feedback loop)를 갖고, 상기 NCO(300)에서 사용한 방식을 사용하는데, 루프 아래 가지(lower branch)에서 수행된 가산 연산 결과에 오버플로우(overflow)가 발생된 경우, 이 연산 결과값과 다음에 입력되는 신호의 부호가 일치했을 때 가산 연산이 수행되면, 계속 오버플로우가 생기는 문제점 및 오버플로우 상태가 틀어지는 문제점이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 동일한 입력신호에 대한 연산량을 줄임으로써 회로의 전력 소비량을 줄일 수 있는 저 전력 디지털 위상 동기 루프를 제공함에 그 목적이 있다.
도 1은 일반적인 디지털 위상 동기 루프의 블록도;
도 2는 종래 위상 검출기의 회로도;
도 3은 종래 루프 필터의 회로도;
도 4는 종래 NCO의 회로도;
도 5는 본 발명의 실시예에 따른 저전력 위상 검출기의 회로도;
도 6은 본 발명의 실시예에 따른 저전력 루프 필터의 회로도;
도 7은 본 발명의 실시예에 따른 저전력 NCO의 회로도;
도 8은 본 발명의 실시예에 따른 오버플로우 검출부의 상세 회로도.
도 9는 본 발명의 실시예에 따른 신호 비교부의 상세 회로도;
* 도면의 주요 부분에 대한 부호의 설명
100 : 위상 검출기200 : 루프 필터
300 : NCO102, 104, 502, 700710 : 플립플롭
106, 112 : 어드레스 발생부108, 114 : LUT
110 : 입력신호 비교부116 : 출력신호 선택부
202, 204 : 증폭기206, 214, 308 : 발진부
208, 304 : 변환부212, 306 : 신호 입력수단
218, 312 : 신호 궤환부220, 314 : 신호 검출 및 비교부
222, 316 : 신호 출력수단400 : 오버플로우 검출부
402412 : 래치414, 602 : 논리 게이트부
600 : 신호 비교부604614, 616 : AND 게이트
618 : 선택신호 출력부207, 210, 216, 302, 310, 500 : 가산기
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 저전력 디지털 위상 동기 루프는, 외부로부터 소정의 신호를 입력받고, 이 입력된 신호와 이전신호를 비교했을 때 두 신호가 같은 경우, 소정의 클락을 사용하여 이전신호에 대한 결과신호를 출력하는 위상 검출기와; 상기 위상 검출기의 출력신호를 입력받고, 연산 수행 결과에 오버플로우가 검출되면, 연산 결과신호의 부호와 현재 입력신호의 부호가 일치하는가를 비교하고, 이전신호와 현재 입력신호가 일치하는가를 비교하여, 상기 연산 결과신호의 부호와 현재 입력신호의 부호가 일치하거나 또는 상기 이전신호와 현재 입력신호가 일치하는 경우, 상기 이전신호에 대한 연산 결과신호를 출력하는 루프 필터와; 상기 루프 필터의 출력신호를 입력받고, 연산 수행 결과에 오버플로우가 검출되면, 연산 결과신호의 부호와 현재 입력신호의 부호가 일치하는가를 비교하고, 이전신호와 현재 입력신호가 일치하는가를 비교하여, 상기 연산 결과신호의 부호와 현재 입력신호의 부호가 일치하거나 또는 상기 이전신호와 현재 입력신호가 일치하는 경우, 상기 이전신호에 대한 연산 결과신호를 출력하는 NCO를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 위상 검출기는, 외부로부터 소정의 신호를 입력받아 외부로부터 입력된 소정의 클락에 동기시켜 출력하고, 상기 입력된 소정의 신호를 이전신호와 비교하여 이 두 신호가 일치하는 경우, 이전신호에 대한 결과신호를 출력하도록 제어신호를 발생시키는 입력신호 비교부와; 상기 입력신호 비교부의 출력신호를 입력받아 소정의 어드레스를 발생시키는 어드레스 발생부와; 상기 소정의 어드레스를 입력받아 상기 입력신호에 대한 결과신호를 출력하는 LUT와; 상기 입력신호에 대한 결과신호를 입력받고, 상기 입력신호가 이전신호와 같은 경우, 상기 제어신호에 응답하여 상기 이전신호에 대한 결과신호를 출력하는 출력신호 선택부를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 루프 필터는, 상기 위상 검출기로부터 소정의 신호를 입력받고, 소정의 클락에 응답하여 이전신호를 출력시키는 제 1 신호 입력수단과; 상기 제 1 신호 입력수단의 출력신호 및 소정의 궤환신호를 가산하여 출력시키는 제 1 발진부와; 상기 제 1 신호 입력수단의 입력신호 및 출력신호를 입력받고, 상기 제 1 발진부로부터 소정의 연산신호를 입력받아, 외부로부터 입력된 소정의 클락에 동기시켜 오버플로우 검출 결과 및 입력신호와 이전신호 비교 결과를 출력하는 제 1 신호 검출 및 비교부와; 상기 제 1 발진부의 출력신호를 입력받고, 상기 제 1 신호 검출 및 신호 비교부의 출력신호에 응답하여 소정의 신호를 출력시키는 제 1 신호 출력수단을 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 제 1 신호 입력수단 및 제 1 신호 출력수단은, 각각 디-플립플롭이다.
이 특징의 바람직한 실시예에 있어서, 상기 제 1 발진부는, 상기 제 1 신호 입력수단의 출력신호 및 소정의 궤환신호를 가산하여 출력시키는 제 1 가산기와; 상기 가산기의 출력신호를 입력받고, 상기 제 1 신호 입력수단에 입력되는 클락에 동기시켜 소정의 신호를 상기 가산기에 궤환시키는 제 1 신호 궤환부를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 제 1 신호 검출 및 비교부는, 상기 제 1 신호 입력수단의 입력신호 및 출력신호를 입력받고, 상기 제 1 발진부로부터 소정의 연산신호를 입력받아, 오버플로우가 검출된 경우, 이전 입력신호에 대한 연산 결과를 출력하도록 제어신호를 발생시키는 제 1 오버플로우 검출부와; 상기 제 1 신호 입력수단의 입력신호 및 출력신호를 입력받고, 이를 비교하여 일치하는 경우, 상기 출력신호에 대한 연산 결과를 출력하도록 제어신호를 발생시키는 제 1 신호 비교부를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 제 1 오버플로우 검출부는, 소정의 신호를 입력받고, 이 신호에 대한 이전신호를 출력하는 복수의 래치와; 소정의 입력신호 및 상기 복수의 래치의 출력신호를 입력받아, 이 두 신호가 하이레벨 신호인 경우, 소정의 하이레벨 신호를 출력하는 논리 게이트부를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 제 1 신호 비교부는, 소정의 두 신호를 입력받아, 이 두 신호가 하이레벨 신호인 경우, 소정의 선택신호를 발생시키는 논리 게이트부와; 소정의 클락 및 그라운드 신호를 입력받고, 이 두 신호 중 어느 하나의 신호를 상기 소정의 선택신호에 의해 출력하는 선택신호 출력부를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 NCO는, 상기 루프 필터의 출력신호를 입력받고, 소정의 클락에 응답하여 이전신호를 출력시키는 제 2 신호 입력수단과; 상기 제 2 신호 입력수단의 출력신호 및 소정의 궤환신호를 가산하여 출력하는 제 2 발진부와; 상기 제 2 신호 입력수단의 입력신호 및 출력신호를 입력받고, 상기 제 2 발진부로부터 소정의 연산신호를 입력받아, 외부로부터 입력된 소정의 클락에 동기시켜 오버플로우 검출 결과 및 입력신호와 이전신호 비교 결과를 출력하는 제 2 신호 검출 및 비교부와; 상기 제 2 발진부의 출력신호를 입력받고, 상기 신호 제 2 검출 및 신호 비교부의 출력신호에 응답하여 소정의 신호를 출력하는 제 2 신호 출력수단을 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 제 2 신호 입력수단 및 제 2 신호 출력수단은, 각각 디-플립플롭이다.
이 특징의 바람직한 실시예에 있어서, 상기 제 2 발진부는, 상기 제 2 신호 입력수단의 출력신호 및 소정의 궤환신호를 가산하여 출력시키는 제 2 가산기와; 상기 제 2 가산기의 출력신호를 입력받고, 상기 제 2 신호 입력수단에 입력되는 클락에 동기시켜 소정의 신호를 상기 제 2 가산기에 궤환시키는 제 2 신호 궤환부를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 제 2 신호 검출 및 비교부는, 상기 제 2 신호 입력수단의 입력신호 및 출력신호를 입력받고, 상기 제 2 발진부로부터 소정의 연산신호를 입력받아, 오버플로우가 검출된 경우, 이전 입력신호에 대한 연산 결과를 출력하도록 제어신호를 발생시키는 제 2 오버플로우 검출부와; 상기 제 2 신호 입력수단의 입력신호 및 출력신호를 입력받고, 이를 비교하여 일치하는 경우, 상기 출력신호에 대한 연산 결과를 출력하도록 제어신호를 발생시키는 제 2 신호 비교부를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 제 2 오버플로우 검출부는, 상기 제 2 가산기의 출력신호를 입력받아 소정의 클락에 동기시켜 출력하는 복수의 래치와; 상기 제 2 가산기의 입력신호 및 상기 복수의 래치의 출력신호를 입력받아, 이 두 신호가 하이레벨 신호인 경우, 소정의 하이레벨 신호를 출력하는 논리 게이트를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 제 2 신호 비교부는, 소정의 두 신호를 입력받아, 이 두 신호가 하이레벨 신호인 경우, 소정의 선택신호를 발생시키는 논리 게이트부와; 소정의 클락 및 그라운드 신호를 입력받고, 상기 소정의 선택신호에 의해 선택 출력하는 선택신호 출력부를 포함한다.
본 발명은 디지털 위상 동기 루프의 구성 블록인 위상 검출기 및 루프 필터, 그리고 NCO의 전력 소비량을 줄임으로써, 전체 디지털 위상 동기 루프의 전력 소비량을 줄일 수 있다.
(실시예)
이하, 도 5 내지 도 9를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 7에 있어서, 도 6에 도시된 제 1 신호 검출 및 비교부(220)의 구현예 즉, 도 8 및 도 9를 동일하게 갖게 되므로, 동일한 참조 번호를 병기한다.
도 5는 본 발명의 실시예에 따른 저전력 위상 검출기(100)의 회로도이다.
도 5를 참조하면, 저전력 위상 검출기(100)는, 외부로부터 소정의 신호를 입력받고, 이 입력된 신호와 이전신호를 비교했을 때 두 신호가 같은 경우, 소정의 클락을 사용하여 이전신호에 대한 결과신호를 출력하는 기능을 갖고, 입력신호 비교부(110) 및 어드레스 발생부(112), LUT(114), 그리고 출력신호 선택부(116)를 포함한다.
이 때, 상기 입력신호 비교부(110)는, 외부로부터 두 채널(I, Q)을 통해 입력된 소정의 신호를 외부로부터 입력된 소정의 클락에 동기시켜 출력하고, 상기 입력된 소정의 신호를 이전신호와 비교하여 이 두 신호가 일치하는 경우, 이전신호에 대한 결과신호를 출력하도록 제어신호를 발생시킨다.
그리고, 상기 어드레스 발생부(112)는, 상기 입력신호 비교부(110)의 출력신호를 입력받아 소정의 어드레스를 발생시킨다.
다음, 상기 LUT(114)는, 상기 소정의 어드레스를 입력받아 상기 입력신호에 대한 결과신호를 출력하며, 상기 출력신호 선택부(116)는, 디-플립플롭으로서 상기 입력신호에 대한 결과신호를 입력받고, 상기 입력신호가 이전신호와 같은 경우, 상기 제어신호에 응답하여 상기 이전신호에 대한 결과신호를 출력한다.
이와 같은 위상 검출기(100)는, 이전 입력신호와 현재 입력신호를 비교했을 때, 이 두 신호가 같은 경우에 사용되는 메모리의 어드레스가 같으므로, 어드레스를 발생시켜 상기 LUT(114)의 값을 읽고, 이를 위상 검출기(100)의 출력으로 사용할 필요가 없게 된다.
다시 말해, 입력되는 신호값이 이전 신호값과 같은 경우, 위상 검출기(100)를 동작시키지 않고, 출력단에 있는 플립플롭(flip-flop)들의 클락값을 조절하여 이전값을 유지하도록 함으로써, 불필요한 연산을 수행하여 발생되는 전력 소비를 줄이게 된다.
이처럼, 신호의 비교값이 같은 경우에는, 상기 입력신호 비교부(110)의 출력값이 인에이블(enable)되어, 전체 위상 검출기(100)의 플립플롭 또는 래치 등과 같은 메모리 소자에서 사용되는 클락들의 값을 '0' 상태를 유지하도록 하는데, 이것은 소정의 클락에 의해 외부에서 신호가 입력되더라도 이 클락을 상기 입력신호 비교부(110)에서 디세이블(disable) 시키므로, 플립플롭이나 래치가 상기 클락에 의해 동작하지 않게 되고, 내부적으로 동작하는 회로는 하나도 없게 된다.
따라서, 위상 검출기(100)에서 출력되는 값은, 플립플롭이나 래치의 동작 특성상 이전 값을 계속 유지하게 되므로 위상 검출기(100)를 동작시켜 얻은 값과 일치하게 되며, 이러한 클락이 디세이블 되는 동안, 전류의 소비가 없으므로 전력의 소비가 줄어들게 된다.
도 6은 본 발명의 실시예에 따른 저전력 루프 필터(200)의 회로도이다.
도 6을 참조하면, 저전력 루프 필터(200)는, 상기 위상 검출기(100)의 출력신호를 입력받고, 연산 수행결과에 오버플로우가 검출되면, 연산 결과신호의 부호와 현재 입력신호의 부호가 일치하는가를 비교하고, 이전신호와 현재 입력신호가 일치하는가를 비교하여, 상기 연산 결과신호의 부호와 현재 입력신호의 부호가 일치하거나, 또는 상기 이전신호와 현재 입력신호가 일치하는 경우, 상기 이전신호에 대한 연산 결과신호를 출력하는 기능을 갖고, 제 1 신호 입력수단(212) 및, 제 1 발진부(214), 제 1 신호 검출 및 비교부(220), 그리고 제 1 신호 출력수단(222)을 포함한다.
이 때, 상기 제 1 신호 입력수단(212)은, 디-플립플롭으로서, 상기 위상 검출기(100)로부터 소정의 신호(X1)를 입력받고, 소정의 클락에 응답하여 이전신호(X1')를 출력시키고, 상기 제 1 발진부(214)는, 상기 제 1 신호 입력수단(212)의 출력신호(X1') 및 소정의 궤환신호(Y-1)를 가산하여 출력시킨다.
그리고, 상기 제 1 신호 검출 및 비교부(220)는, 상기 제 1 신호 입력수단(212)의 입력신호(X1) 및 출력신호(X1')를 입력받고, 상기 제 1 발진부(214)로부터 소정의 연산신호(X1)를 입력받아, 외부로부터 입력된 소정의 클락에 동기시켜 오버플로우 검출 결과 및 입력신호(X1)와 이전신호(X1') 비교 결과를 출력시킨다.
다음, 상기 제 1 신호 출력수단(222)은, 디-플립플롭으로서, 상기 제 1 발진부(214)의 출력신호를 입력받고, 상기 제 1 신호 검출 및 신호 비교부(220)의 출력신호에 응답하여 소정의 신호를 출력시킨다.
여기서, 상기 제 1 발진부(214)는, 상기 제 1 신호 입력수단(212)의 출력신호(X1') 및 소정의 궤환신호(Y-1)를 가산하여 출력시키는 제 1 가산기(216)와, 상기 가산기(216)의 출력신호(X1)를 입력받고, 상기 제 1 신호 입력수단(212)에 입력되는 클락에 동기시켜 소정의 신호를 상기 가산기(216)에 궤환시키는 제 1 신호 궤환부(218)를 포함한다.
그리고, 상기 제 1 신호 검출 및 비교부(220)는, 상기 제 1 신호 입력수단(212)의 입력신호(X1) 및 출력신호(X1')를 입력받고, 상기 제 1 발진부(214)로부터 소정의 연산신호(X1)를 입력받아, 오버플로우가 검출된 경우, 이전 입력신호에 대한 연산 결과를 출력하도록 제어신호를 발생시키는 제 1 오버플로우 검출부(400)와, 상기 제 1 신호 입력수단(212)의 입력신호(X1) 및 출력신호(X1')를 입력받고, 이를 비교하여 일치하는 경우, 상기 출력신호(X1')에 대한 연산 결과(X2)를 출력하도록 제어신호를 발생시키는 제 1 신호 비교부(600)를 포함한다.
이와 같이 루프 필터(200)는, 루프 아래 가지에서 가산 연산을 수행한 결과값에 오버플로우가 발생되는 경우, 이 연산 결과값과 다음에 입력되는 신호의 부호가 일치할 때, 가산 연산을 수행하면 계속 오버플로우가 발생되므로, 실제 연산값은 이전 값을 유지해야 한다.
그리고, 실제로 가산 연산을 수행할 때, 오버플로우가 발생하게 되는 경우, 그 연산 결과값을 이전 결과값과 비교하면 서로 다른 값으로 나타나게 되므로, 상기 가산 연산 결과에 오버플로우가 발생되면, 이 오버플로우가 발생된 연산 결과값의 부호 비트와 다음에 입력되는 신호의 부호 비트를 비교하고, 이 두 부호 비트가 서로 다른 경우에 가산 연산을 수행하도록 하여, 이 결과값을 출력값으로 사용하며, 상기 오버플로우가 발생된 연산 결과값의 부호 비트와 다음에 입력되는 신호의 부호 비트가 서로 같은 경우는, 이전 결과값을 출력값으로 사용하여 이전 오버플로우 상태를 유지함으로써, 연산 결과값이 틀어지게 되는 것을 방지한다.
따라서, 루프 필터(200)는, 오버플로우가 발생되면, 상기 제 1 신호 비교부(600)가 동작하게 되고, 이전값을 유지하도록 클락을 디세이블 시키게 된다.
도 7은 본 발명의 실시예에 따른 저전력 NCO(300)의 회로도이다.
도 7을 참조하면, 저전력 NCO(300)는, 상기 루프 필터(200)의 출력신호를 입력받고, 연산 수행결과에 오버플로우가 검출되면 연산 결과신호의 부호와 현재 입력신호의 부호가 일치하는가를 비교하고, 이전신호와 현재 입력신호가 일치하는가를 비교하여, 상기 연산 결과신호의 부호와 현재 입력신호의 부호가 일치하거나, 또는 상기 이전신호와 현재 입력신호가 일치하는 경우, 상기 이전신호에 대한 연산 결과신호를 출력하는 기능을 갖고, 제 2 신호 입력수단(306) 및 제 2 발진부(308), 제 2 신호 검출 및 비교부(314), 그리고 제 2 신호 출력수단(316)을 포함한다.
여기서, 상기 제 2 신호 입력수단(306)은, 상기 루프 필터(200)의 출력신호(X2)를 입력받고, 소정의 클락에 응답하여 이전신호(X2')를 출력시키며, 상기 제 2 발진부(308)는, 상기 제 2 신호 입력수단(306)의 출력신호(X2') 및 소정의 궤환신호(Y-1)를 가산하여 출력시킨다.
그리고, 상기 제 2 신호 검출 및 비교부(314)는, 상기 제 2 신호 입력수단(306)의 입력신호(X2) 및 출력신호(X2')를 입력받고, 상기 제 2 발진부(308)로부터 소정의 연산신호(X2)를 입력받아, 외부로부터 입력된 소정의 클락에 동기시켜 오버플로우 검출 결과 및 입력신호(X2)와 이전신호(X2') 비교 결과를 출력시킨다.
다음, 디-플립플롭인 제 2 신호 출력수단(316)은, 상기 제 2 발진부(308)의 출력신호를 입력받고, 상기 제 2 신호 검출 및 신호 비교부(314)의 출력신호에 응답하여 소정의 신호를 출력시킨다.
여기서, 상기 제 2 발진부(308)는, 상기 제 2 신호 입력수단(306)의 출력신호(X2') 및 소정의 궤환신호(Y-1)를 가산하여 출력시키는 제 2 가산기(310)와, 상기 제 2 가산기(310)의 출력신호(X2)를 입력받고, 상기 제 2 신호 입력수단(306)에 입력되는 클락에 동기시켜 소정의 신호를 상기 제 2 가산기(310)에 궤환시키는 제 2 신호 궤환부(312)를 포함한다.
그리고, 상기 제 2 신호 검출 및 비교부(314)는, 상기 제 2 신호 입력수단(306)의 입력신호(X2) 및 출력신호(X2')를 입력받고, 상기 제 2 발진부(308)로부터 소정의 연산신호(X2)를 입력받아, 오버플로우가 검출된 경우, 이전 입력신호에 대한 연산 결과를 출력하도록 제어신호를 발생시키는 제 2 오버플로우 검출부(400)와, 상기 제 2 신호 입력수단(306)의 입력신호(X2) 및 출력신호(X2')를 입력받고, 이를 비교하여 일치하는 경우, 상기 출력신호(X2')에 대한 연산 결과(X3)를 출력하도록 제어신호를 발생시키는 제 2 신호 비교부(600)를 포함한다.
이와 같이 NCO(300)는, 상기 루프 필터(200)와 같이 궤환 루프(feedback loop)를 사용하므로, 상기 위상 검출기(100)에서 사용한 방식을 그대로 사용하는 경우, 입력신호가 이전의 값과 일치하더라도 루프의 궤환값으로 인해 실제 연산 결과값이 변하게 된다.
따라서, 연산 결과값에 오버플로우가 발생하는지의 여부를 검사하고, 만일 연산 결과값에 오버플로우가 발생되면, 상기 제 2 오버플로우 검출부(400)에서 현재 입력된 신호값을 저장하고 있다가, 다음 신호가 입력되면, 이 두 신호값을 비교하게 된다.
이 때, 상기 현재 입력된 신호값 및 상기 다음 입력 신호값이 같거나 또는 부호가 같은 경우, 연산을 수행하면 계속해서 오버플로우가 발생되므로, 연산을 수행하는 블록을 디세이블 시켜서 오동작을 방지하며, 불필요한 연산 과정을 수행함으로 인한 전력 소비를 줄이게 된다.
따라서, 상기 NCO(300)는 출력단에 추가된 제 2 오버플로우 검출부(400) 및 제 2 신호 비교부(600)를 이용하여 입력신호들의 값을 비교하고, 연산 블록을 디세이블 시키는 제어신호를 발생시킨다.
그리고, 상기 신호 비교기(600)는 이전값과 현재 값을 비교하기 위해 2단 플립플롭으로 구성되며, 각각의 비트들은 논리 회로로 연결되어 그 값이 같은 경우, 인에이블 되고, 회로에서 사용하는 클락을 디세이블 시켜 플립플롭 내지 래치 등과 같은 메모리 소자들이 이전값을 유지하도록 함으로써, 불필요한 연산 과정을 삭제하여 불필요한 전력 소비를 줄이게 된다.
도 8은 본 발명의 실시예에 따른 오버플로우 검출부(400)의 상세 회로도이다.
도 8을 참조하면, 상기 제 1 및 제 2 오버플로우 검출부(400)는, 복수의 래치(402412) 및 논리 게이트부(414)를 포함하며, 가산기(500)의 출력신호를 입력받고, 소정의 클락에 동기시켜 이전신호를 출력하는 복수의 래치(402412)와, 상기 가산기(500)의 입력신호 및 상기 복수의 래치(402412)의 출력신호를 각각 입력받고, 이 두 신호가 일치하는 경우, 소정의 하이레벨(high level) 신호를 디-플립플롭(502)에 출력하는 논리 게이트부(414)를 포함한다.
상기 논리 게이트부(414)는 AND 게이트이다.
이 때, 상기 가산기(500)로부터 오버플로우 신호가 발생되면, 이 신호는 상기 플립플롭(502)의 클락 입력으로 되어, 상기 소정의 하이레벨 신호에 대한 이전값을 출력한다.
도 9는 본 발명의 실시예에 따른 신호 비교부(600)의 상세 회로도이다.
도 9를 참조하면, 상기 제 1 및 제 2 신호 비교부(600)는, 논리 게이트부(602) 및 선택신호 출력부(618)를 포함한다.
여기서, 논리 게이트부(602)는, 복수의 플립플롭(700710)의 입력신호 및 출력신호를 각각 입력받고, 이 두 신호가 하이레벨 신호인 경우, 소정의 선택신호를 발생시키며, 상기 선택신호 출력부(618)는, 소정의 클락 및 그라운드 신호를 입력받고, 이 두 신호 중 어느 하나의 신호를 상기 소정의 선택신호에 의해 출력시킨다.
상기 논리 게이트부(602)는, 상기 복수의 플립플롭(700710)으로부터 각각 입력신호 및 출력신호를 입력받고, 이 두 신호가 하이레벨의 신호인 경우, 소정의 하이레벨의 신호를 출력하는 AND 게이트(604614)와, 이 AND 게이트(604614)로부터 출력신호를 입력받고, 이 입력받은 신호가 하이레벨의 신호인 경우, 소정의 하이레벨 신호를 상기 선택신호 출력부(618)의 선택신호로 입력시킨다.
상기 도 9에 도시된 바와 같은 신호 비교부(600)는, 입력신호 및 이전신호를 비교하고, 이 두 신호가 일치하는 경우, 이전신호를 출력하는 상기 입력신호 비교부(110)에도 동일하게 적용되는 회로이다.
본 발명은 신규한 장치인 신호 검출 및 비교부를 사용하여, 디지털 위상 동기 루프 각 블록의 전력 소비량을 감소시킬 수 있고, 또한 디지털 위상 동기 루프 자체의 전력 소비량을 줄일 수 있다.
본 발명은 종래의 디지털 위상 동기 회로의 위상 검출기가 입력신호와 이전신호가 같은 경우에도, 입력신호에 대한 메모리의 어드레스를 발생시켜 사용하기 때문에, 전력 소비가 증가되는 문제점과,
종래 NCO가 회로 동작의 분해능을 높이기 위해 많은 수의 비트를 사용함에 따라 연산량이 증가되고, 따라서 전력 소비가 증가되는 문제점과,
종래 루프 필터가 가산 연산 결과에 오버플로우가 발생된 경우, 이 연산 결과값과 다음에 입력되는 신호의 부호가 일치했을 때 가산 연산이 수행되면, 계속 오버플로우가 생기는 문제점 및 오버플로우 상태가 틀어지는 문제점을 해결한 것으로서,
위상검출기에서 입력신호가 이전신호를 비교하여, 불필요한 회로 동작을 줄임으로써 전력 소비를 감소시킬 수 있고,
루프 필터 및 NCO 각각에 오버플로우를 검출 및 입력신호 비교 기능을 추가하여, 불필요한 연산량을 줄임으로써 전력 소비를 감소시킬 수 있고, 따라서 전체 디지털 위상 동기 루프의 전력 소비를 감소시킬 수 있는 효과가 있다.
Claims (14)
- 디지털 위상 동기 루프에 있어서,외부로부터 소정의 신호를 입력받고, 이 입력된 신호와 이전신호를 비교했을 때 두 신호가 같은 경우, 소정의 클락을 사용하여 이전신호에 대한 결과신호를 출력하는 위상 검출기(100)와;상기 위상 검출기(100)의 출력신호를 입력받고, 연산 수행결과에 오버플로우가 검출되면, 연산 결과신호의 부호와 현재 입력신호의 부호가 일치하는가를 비교하고, 이전신호와 현재 입력신호가 일치하는가를 비교하여, 상기 연산 결과신호의 부호와 현재 입력신호의 부호가 일치하거나 또는 상기 이전신호와 현재 입력신호가 일치하는 경우, 상기 이전신호에 대한 연산 결과신호를 출력하는 루프 필터(200)와;상기 루프 필터(200)의 출력신호를 입력받고, 연산 수행결과에 오버플로우가 검출되면, 연산 결과신호의 부호와 현재 입력신호의 부호가 일치하는가를 비교하고, 이전신호와 현재 입력신호가 일치하는가를 비교하여, 상기 연산 결과신호의 부호와 현재 입력신호의 부호가 일치하거나 또는 상기 이전신호와 현재 입력신호가 일치하는 경우, 상기 이전신호에 대한 연산 결과신호를 출력하는 NCO(300)를 포함하는 것을 특징으로 하는 저전력 디지털 위상 동기 루프.
- 제 1 항에 있어서,상기 위상 검출기(100)는, 외부로부터 소정의 신호를 입력받아 외부로부터 입력된 소정의 클락에 동기시켜 출력하고, 상기 입력된 소정의 신호를 이전신호와 비교하여 이 두 신호가 일치하는 경우, 이전신호에 대한 결과신호를 출력하도록 제어신호를 발생시키는 입력신호 비교부(110)와;상기 입력신호 비교부(110)의 출력신호를 입력받아 소정의 어드레스를 발생시키는 어드레스 발생부(112)와;상기 소정의 어드레스를 입력받아 상기 입력신호에 대한 결과신호를 출력하는 LUT(130)와;상기 입력신호에 대한 결과신호를 입력받고, 상기 입력신호가 이전신호와 같은 경우, 상기 제어신호에 응답하여 상기 이전신호에 대한 결과신호를 출력하는 출력신호 선택부(116)를 포함하는 것을 특징으로 하는 저전력 디지털 위상 동기 루프.
- 제 1 항에 있어서,상기 루프 필터(200)는, 상기 위상 검출기(100)로부터 소정의 신호를 입력받고, 소정의 클락에 응답하여 이전신호를 출력시키는 제 1 신호 입력수단(212)과;상기 제 1 신호 입력수단(212)의 출력신호 및 소정의 궤환신호를 가산하여 출력시키는 제 1 발진부(214)와;상기 제 1 신호 입력수단(212)의 입력신호 및 출력신호를 입력받고, 상기 제 1 발진부(214)로부터 소정의 연산신호를 입력받아, 외부로부터 입력된 소정의 클락에 동기시켜 오버플로우 검출 결과 및 입력신호와 이전신호 비교 결과를 출력하는 제 1 신호 검출 및 비교부(220)와;상기 제 1 발진부(214)의 출력신호를 입력받고, 상기 제 1 신호 검출 및 신호 비교부(220)의 출력신호에 응답하여 소정의 신호를 출력시키는 제 1 신호 출력수단(222)을 포함하는 것을 특징으로 하는 저전력 디지털 위상 동기 루프.
- 제 3 항에 있어서,상기 제 1 신호 입력수단(212) 및 제 1 신호 출력수단(222)은, 각각 디-플립플롭임을 특징으로 하는 저전력 디지털 위상 동기 루프.
- 제 3 항에 있어서,상기 제 1 발진부(214)는, 상기 제 1 신호 입력수단(212)의 출력신호 및 소정의 궤환신호를 가산하여 출력시키는 제 1 가산기(216)와;상기 가산기(216)의 출력신호를 입력받고, 상기 제 1 신호 입력수단(212)에 입력되는 클락에 동기시켜 소정의 신호를 상기 가산기(216)에 궤환시키는 제 1 신호 궤환부(218)를 포함하는 것을 특징으로 하는 저전력 디지털 위상 동기 루프.
- 제 3 항에 있어서,상기 제 1 신호 검출 및 비교부(220)는, 상기 제 1 신호 입력수단(212)의 입력신호 및 출력신호를 입력받고, 상기 제 1 발진부(214)로부터 소정의 연산신호를 입력받아, 오버플로우가 검출된 경우, 이전 입력신호에 대한 연산 결과를 출력하도록 제어신호를 발생시키는 제 1 오버플로우 검출부(400)와;상기 제 1 신호 입력수단(212)의 입력신호 및 출력신호를 입력받고, 이를 비교하여 일치하는 경우, 상기 출력신호에 대한 연산 결과를 출력하도록 제어신호를 발생시키는 제 1 신호 비교부(600)를 포함하는 것을 특징으로 하는 저전력 디지털 위상 동기 루프.
- 제 6 항에 있어서,상기 제 1 오버플로우 검출부(400)는, 소정의 신호를 입력받고, 이 신호에 대한 이전신호를 출력하는 복수의 래치(402412)와;소정의 입력신호 및 상기 복수의 래치(402412)의 출력신호를 입력받아, 이 두 신호가 하이레벨 신호인 경우, 소정의 하이레벨 신호를 출력하는 논리 게이트부(414)를 포함하는 것을 특징으로 하는 저전력 디지털 위상 동기 루프.
- 제 6 항에 있어서,상기 제 1 신호 비교부(600)는, 소정의 두 신호를 입력받아, 이 두 신호가 하이레벨 신호인 경우, 소정의 선택신호를 발생시키는 논리 게이트부(602)와;소정의 클락 및 그라운드 신호를 입력받고, 이 두 신호 중 어느 하나의 신호를 상기 소정의 선택신호에 의해 출력하는 선택신호 출력부(618)를 포함하는 것을 특징으로 하는 저전력 디지털 위상 동기 루프.
- 제 1 항에 있어서,상기 NCO(300)는, 상기 루프 필터(200)의 출력신호를 입력받고, 소정의 클락에 응답하여 이전신호를 출력시키는 제 2 신호 입력수단(306)과;상기 제 2 신호 입력수단(306)의 출력신호 및 소정의 궤환신호를 가산하여 출력하는 제 2 발진부(308)와;상기 제 2 신호 입력수단(306)의 입력신호 및 출력신호를 입력받고, 상기 제 2 발진부(308)로부터 소정의 연산신호를 입력받아, 외부로부터 입력된 소정의 클락에 동기시켜 오버플로우 검출 결과 및 입력신호와 이전신호 비교 결과를 출력하는 제 2 신호 검출 및 비교부(314)와;상기 제 2 발진부(308)의 출력신호를 입력받고, 상기 제 2 신호 검출 및 신호 비교부(314)의 출력신호에 응답하여 소정의 신호를 출력하는 제 2 신호 출력수단(316)을 포함하는 것을 특징으로 하는 저전력 디지털 위상 동기 루프.
- 제 9 항에 있어서,상기 제 2 신호 입력수단(306) 및 제 2 신호 출력수단(316)은, 각각 디-플립플롭임을 특징으로 하는 저전력 디지털 위상 동기 루프.
- 제 9 항에 있어서,상기 제 2 발진부(308)는, 상기 제 2 신호 입력수단(306)의 출력신호 및 소정의 궤환신호를 가산하여 출력시키는 제 2 가산기(310)와;상기 제 2 가산기(310)의 출력신호를 입력받고, 상기 제 2 신호 입력수단(306)에 입력되는 클락에 동기시켜 소정의 신호를 상기 제 2 가산기(310)에 궤환시키는 제 2 신호 궤환부(312)를 포함하는 것을 특징으로 하는 저전력 디지털 위상 동기 루프.
- 제 9 항에 있어서,상기 제 2 신호 검출 및 비교부(314)는, 상기 제 2 신호 입력수단(306)의 입력신호 및 출력신호를 입력받고, 상기 제 2 발진부(308)로부터 소정의 연산신호를 입력받아, 오버플로우가 검출된 경우, 이전 입력신호에 대한 연산 결과를 출력하도록 제어신호를 발생시키는 제 2 오버플로우 검출부(400)와;상기 제 2 신호 입력수단(306)의 입력신호 및 출력신호를 입력받고, 이를 비교하여 일치하는 경우, 상기 출력신호에 대한 연산 결과를 출력하도록 제어신호를 발생시키는 제 2 신호 비교부(600)를 포함하는 것을 특징으로 하는 저전력 디지털 위상 동기 루프.
- 제 12 항에 있어서,상기 제 2 오버플로우 검출부(400)는, 상기 제 2 가산기(310)의 출력신호를 입력받아 소정의 클락에 동기시켜 출력하는 복수의 래치(402412)와;상기 제 2 가산기(310)의 입력신호 및 상기 복수의 래치(402412)의 출력신호를 입력받아, 이 두 신호가 하이레벨 신호인 경우, 소정의 하이레벨 신호를 출력하는 논리 게이트부(414)를 포함하는 것을 특징으로 하는 저전력 디지털 위상 동기 루프.
- 제 12 항에 있어서,상기 제 2 신호 비교부(600)는, 소정의 두 신호를 입력받아, 이 두 신호가 하이레벨 신호인 경우, 소정의 선택신호를 발생시키는 논리 게이트부(602)와;소정의 클락 및 그라운드 신호를 입력받고, 상기 소정의 선택신호에 의해 선택 출력하는 선택신호 출력부(618)를 포함하는 것을 특징으로 하는 저전력 디지털 위상 동기 루프.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960066432A KR19980047906A (ko) | 1996-12-16 | 1996-12-16 | 저 전력 디지털 위상 동기 루프 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960066432A KR19980047906A (ko) | 1996-12-16 | 1996-12-16 | 저 전력 디지털 위상 동기 루프 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980047906A true KR19980047906A (ko) | 1998-09-15 |
Family
ID=66444421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960066432A KR19980047906A (ko) | 1996-12-16 | 1996-12-16 | 저 전력 디지털 위상 동기 루프 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980047906A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438808B1 (ko) * | 1996-11-05 | 2004-07-16 | 삼성전자주식회사 | 디지탈 신호 처리를 위한 저전력 소비형 연산장치 |
-
1996
- 1996-12-16 KR KR1019960066432A patent/KR19980047906A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438808B1 (ko) * | 1996-11-05 | 2004-07-16 | 삼성전자주식회사 | 디지탈 신호 처리를 위한 저전력 소비형 연산장치 |
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