KR19980041240A - 승압 전원 전압 감지 회로 - Google Patents

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Abstract

액티브 사이클 모드와 액티브 파워다운 모드를 가지는 동기식 반도체 메모리 장치에 있어서, 액티브 사이클용 승압 전원 전압 감지 회로, 액티브 파워다운 모드용 승압 전원 전압 감지 회로, 및 스위칭부를 구비하는 승압 전원 전압 감지 회로가 개시되어 있다. 액티브 사이클용 승압 전원 전압 감지 회로는 액티브 사이클 모드에서만 동작하며, 승압 전원 전압을 감지하여 승압 전원 전압의 승압 여부를 결정하는 승압 신호를 출력한다. 액티브 파워다운 모드용 승압 전원 전압 감지 회로는 액티브 파워다운 모드에서만 동작하며, 승압 전원 전압을 감지하여 승압 여부를 결정하는 승압 신호를 출력한다. 스위칭부는, 액티브 사이클 모드에서는 액티브 사이클용 승압 전원 전압 감지 회로로부터 출력되는 승압 신호를 출력하고, 액티브 파워다운 모드에서는 액티브 파워다운 모드용 승압 전원 전압 감지 회로로부터 출력되는 승압 신호를 출력한다. 본 발명에 의하면, 액티브 파워다운 모드용 감지 회로에 의해서 액티브 파워다운 모드에서도 승압 전원 전압이 규정된 목표치를 유지할 수 있으며, 또한 액티브 파워다운 모드용 감지 회로를 구성하는 소자들의 턴 온 저항을 크게 구성할 수 있어 액티브 파워다운 모드에서의 소비 전력을 감소시킬 수 있는 효과를 가진다.

Description

승압 전원 전압 감지 회로
본 발명은 승압 전원 전압 감지 회로에 관한 것으로, 특히 외부 시스템(System)으로부터의 시스템 클럭(Clock)에 동기되어 메모리(Memory) 어레이(Array)내의 데이터(Data)를 고속으로 기입(Write)/독출(Read)하는 동기식(Synchronous) 다이나믹(Dynamic) 렌덤(Random) 엑세스(Access) 메모리 시스템의 승압 전원 전압 감지 회로에 관한 것이다.
메모리 시스템의 규모가 커짐에 따라, 한 시스템의 사이클(Cycle)에 구동하여야 하는 메모리 시스템의 워드(Word) 라인(line)의 부하(Load)가 커지게 되고, 워드 라인을 인에이블(Enable) 시키는 데 시간이 걸리게 되어, 시스템의 속도 저하의 우려가 있다. 이는 기존의 워드 라인 구동 방식에 있어서, 부스팅(Boosting) 출력이 메모리 어레이 내의 필요한 곳까지 도달하기 전에 워드 라인의 부하에 의한 부스팅 출력의 손실에 기인한다. 또한 보다 빠른 워드 라인 구동 방식을 위해 사용되는 센스 증폭기(Sensing Amplifier)는 노이즈(Noise) 마진(Margin)을 최대로 하기 위해서는 전원 전압값의 전 영역을 사용하여야 하므로, 워드 라인은 데이터 전위보다 메모리 셀 트랜지스터의 문턱 전압(Threshold Voltage) 이상의 값으로 부스팅 되어야 한다. 따라서, 메모리 셀 어레이로부터 데이터를 신속하고 정확하게 기입/독출하기 위해서는 데이터 전위보다 메모리 셀 트랜지스터의 문턱 전압 이상의 전압 레벨이 필요하다. 이러한 데이터 전위보다 메모리 셀 트랜지스터의 문턱 전압 이상의 전압 레벨을 가지는 전원을 발생시키는 회로를 승압 전원 발생기라고 한다.
일반적으로 승압 전압을 발생시키는 승압 전원 발생기는 승압 전원 전압 감지 회로를 구비한다. 즉 승압 전원 발생기는, 승압 전원 전압 감지 회로에 의해서 승압 전원 전압을 감지하여 감지된 승압 전원 전압이 규정된 목표치보다 낮을 경우에 승압 전원 전압을 승압시킨다.
도 1은 종래의 승압 전원 전압 감지 회로의 회로도이다.
도 1을 참조하면, 종래의 승압 전원 전압 감지 회로는 레벨 검출기(100), 레벨 검출 인버터(110), 및 구동 수단(120)을 구비한다.
레벨 검출기(100)는 하나의 PMOS 트랜지스터(101), 및 제 1 내지 제 3 NMOS 트랜지스터(102,103,104)를 구비한다.
PMOS 트랜지스터(101)는 소오스 단자가 전원 단자(VDD)에 연결되어 있고 드레인 단자가 제 1 노드(105)에 연결되어 있으며 게이트 단자가 접지 단자(GND)에 연결되어 있다. 따라서 PMOS 트랜지스터(101)는 항상 턴 온(Turn On)되어 있으며, 제 1 노드(105)의 전압 레벨에 따라서 일정한 전류를 회로에 공급하는 정전류원의 기능을 가진다.
제 1 내지 제 3 NMOS 트랜지스터들(102,103,104)은 제 1 노드(105)와 접지 단자(GND) 사이에 서로 직렬로 연결되어 있다. 제 1 NMOS 트랜지스터(102)와 제 3 NMOS 트랜지스터(104)의 게이트 단자들은 승압 전원 단자에 연결되어 승압 전원 전압(VPP)을 입력하고, 제 2 NMOS 트랜지스터(103)의 게이트 단자는 승압 제어 신호(PVPPDETE)를 입력한다. 여기서 승압 제어 신호(PVPPDETE)는 승압 전원 전압 감지 회로를 경우에 따라 인에이블 시키거나 디스에이블시키기 위한 신호이다.
승압 제어 신호(PVPPDETE)가 하이('H') 레벨에 있을 때, 제 1 NMOS 트랜지스터(102)와 제 3 NMOS 트랜지스터(104)의 게이트에 인가되는 승압 전원 전압(VPP)의 레벨에 따라서 레벨 검출기(100)에서 출력되는 신호의 레벨이 변화한다. 즉, 제 1 NMOS 트랜지스터(102)와 제 3 NMOS 트랜지스터(104)의 게이트에 인가되는 승압 전원 전압(VPP)의 레벨이 규정된 목표치(Vtarget) 보다 낮은 경우에는 레벨 검출기(100)에서 출력되는 신호의 레벨이 레벨 검출 인버터(110)의 트립 포인터(Trip Point)보다 낮다. 그리고 제 1 NMOS 트랜지스터(102)와 제 3 NMOS 트랜지스터(104)의 게이트에 인가되는 승압 전원 전압(VPP)의 레벨이 규정된 목표치(Vtarget) 보다 높은 경우에는 레벨 검출기(100)에서 출력되는 신호의 레벨이 레벨 검출 인버터(110)의 트립 포인터보다 충분히 높게 된다.
레벨 검출 인버터(110)는 레벨 검출기(100)에서 출력되는 신호를 반전하여 이를 승압 신호(PVPPA)로서 출력한다. 즉, 레벨 검출기(100)에서 출력되는 신호의 레벨이 레벨 검출 인버터(110)의 트립 포인터보다 낮으면 하이('H') 레벨의 승압 신호(PVPPA)를 출력하고, 레벨 검출기(100)에서 출력되는 신호의 레벨이 레벨 검출 인버터(110)의 트립 포인터보다 충분히 높으면 로우('L')레벨의 승압 신호(PVPPA)를 출력한다.
구동 수단(120)은 레벨 검출 인버터(110)에서 발생되는 승압 신호(PVPPA)를 구동하여 승압 전원 전압 감지 회로의 출력 단자로 출력한다.
승압 전원 전압(VPP)은 항상 일정한 전압값을 유지하여야 한다. 그러나 내부 회로들 사이에서 발생하는 여러 가지 요인들에 의해서 사실상 승압 전원 전압(VPP)은 일정한 전압값을 유지할 수가 없게 된다. 따라서 규정된 목표치(Vtarget)가 존재하게 된다.
승압 제어 신호(PVPPDETE)가 액티브 하이('H') 레벨의 상태가 되었을 때, 만약에 레벨 검출기(100)에 입력되는 승압 전압(VPP)이 규정된 목표치(Vtarget) 보다 낮은 경우에는 레벨 검출 인버터(110)의 입력이 레벨 검출 인버터(110)의 트립 포인트보다 낮아진다. 그로 인하여 승압 신호(PVPPA)는 액티브 하이('H') 레벨 상태가 되어 승압 전원 발생기에 의해서 승압 전압(VPP)을 규정된 목표치(Vtarget) 까지 높이게 된다.
승압 제어 신호(PVPPDETE)가 액티브 하이('H') 레벨의 상태가 되었을 때, 만약에 레벨 검출기(100)에 입력되는 승압 전압(VPP)이 규정된 목표치(Vtarget) 보다 높은 경우에는 레벨 검출 인버터(110)의 입력이 레벨 검출 인버터(110)가 트립 포인트보다 높아진다. 그로 인하여 승압 신호(PVPPA)는 로우('L) 레벨 상태가 되어 승압 전원 발생기에 의해서 승압 전압(VPP)의 승압 동작이 일어나지 않게 된다.
동기식 다이나믹 렌덤 엑세스 메모리 장치에 있어서는, 클럭 인에이블 신호(CKE)에 의해 칩(Chip)의 동작이 일시 중지한 것처럼 동작하는 칩 파워다운 모드(Chip Power Down Mode)가 존재한다. 칩 파워다운 모드는 전력 소비를 감소시키기 위한 모드로서, 로 어드레스 스트로우브 신호(RASB)가 인에이블 된 후 워드 라인이 활성화되어 승압 전원 전압(VPP)이 승압된 상태에서도 클럭 인에이블 신호(CKE)에 의해 칩 회로의 동작이 정지되고 이에 따라 전력 소모를 감소시킬 수 있다. 칩 파워다운 모드에는 클럭 인에이블 신호(CKE)가 인에이블되는 시점에 따라 액티브(Active) 파워다운 모드와 프리 차지(Precharge) 파워다운 모드로 구분된다. 즉, 로 어드레스 스트로우브 신호(RASB)의 액티브 사이클에서 클럭 인에이블 신호(CKE)가 인에이블되는 경우를 액티브(Active) 파워다운 모드라 하고, 로 어드레스 스트로우브 신호(RASB)의 프리 차지 사이클에서 클럭 인에이블 신호(CKE)가 인에이블되는 경우를 프리 차지 파워다운 모드라 한다.
로 어드레스 스트로우브 신호(RASB)의 액티브 사이클에서 클럭 인에이블 신호(CKE)가 인에이블되는 액티브(Active) 파워다운 모드에 있어서, 칩이 액티브(Active) 파워다운 모드로부터 나와서 다시 액티브 사이클에서 정상적으로 동작될 때를 대비하여, 칩 내부의 전원들은 항상 일정 레벨로 유지되어야 한다. 특히, 칩 동작의 성능(Performance)을 좌우하는 승압 전원 발생기의 경우에는 인접한 전원 전압 라인들 사이에 발생하는 마이크로 브리지(μ-Bridge)에 의한 누설전류에 의한 전하량의 소모에 충분히 대응할 수 있어야 한다.
도 1에 제시되어 있는 종래의 액티브 사이클용 승압 전원 전압 감지 회로를 액티브(Active) 파워다운 모드에서도 동작시키는 경우에는, 레벨 검출기(100)의 PMOS 트랜지스터(101)에 의해 일정하게 공급되는 정전류가 레벨 검출기(100)에 의해서 지속적으로 흐르게 되어 전력 소모가 증가되게 된다. 따라서, 이러한 전력 소모량에 대응하여 항상 일정한 승압 전원 전압 레벨을 유지하기 위해서는, 특히 액티브(Active) 파워다운 모드에서 동작하는 액티브(Active) 파워다운 모드용 승압 전원 발생기 및 승압 전원 전압 감지 회로가 필요하다.
따라서, 본 발명의 목적은 액티브 파워다운 모드의 기능을 가지는 동기식 반도체 메모리 장치에 이어서, 특히 액티브 파워다운 모드에서 동작하는 승압 전원 전압 감지 회로를 제공하는 데 있다.
본 발명의 다른 목적은 액티브 파워다운 모드의 기능을 가지는 동기식 반도체 메모리 장치에 이어서, 특히 액티브 파워다운 모드에서 동작하는 승압 전원 발생기를 제공하는 데 있다.
도 1은 종래의 승압 전원 전압 감지 회로의 회로도이다.
도 2는 본 발명의 실시예에 따른 승압 전원 전압 감지 회로의 회로도이다.
도 3은 도 2의 승압 전원 전압 감지 회로의 동작을 설명하기 위한 신호들의 타이밍도이다.
도 4는 본 발명의 다른 실시예에 따른 승압 전원 발생기의 블럭도이다.
도 5는 도 4의 액티브 사이클용 래치 수단의 놀리 회로도이다.
도 6은 도 4의 액티브 사이클용 펄스 발생 회로의 놀리 회로도이다.
도 7은 도 4의 액티브 사이클용 펄스 발생 회로의 동작을 설명하기 위한 신호들의 타이밍도이다.
도 8은 도 4의 액티브 사이클용 펌핑 회로의 논리 회로도이다.
도 9는 도 4의 액티브 사이클용 펌핑 회로의 동작을 설명하기 위한 신호들의 타이밍도이다.
도 10은 본 발명의 또 다른 실시예에 따른 승압 전원 발생기의 블럭도이다.
〈도면의 주요 부호에 대한 설명〉
VDD, GND: 전원 단자, VPP: 승압 전원 전압,
PVPPA: 승압 신호, PVPPDETE: 승압 제어 신호,
PCKEBD: 클럭 인에이블 신호, PAPD: 반전 클럭 인에이블 신호,
CLK: 내부 클럭 신호, RASB: 로 어드레스 스트로우브 신호.
상기 목적을 달성하기 위하여, 본 발명에 따른 승압 전원 전압 감지 회로는 액티브 사이클용 승압 전원 전압 감지 회로, 액티브 파워다운 모드용 승압 전원 전압 감지 회로, 및 스위칭부를 구비하는 것을 특징으로 한다.
액티브 사이클용 승압 전원 전압 감지 회로는 액티브 사이클 모드에서만 동작하며, 승압 전원 전압을 입력하여 승압 전원 전압 레벨을 감지하고 감지된 승압 전원 전압 레벨에 따라 승압 여부를 결정하는 승압 신호를 출력한다.
액티브 파워다운 모드용 승압 전원 전압 감지 회로는 액티브 파워다운 모드에서만 동작하며, 승압 전원 전압을 입력하여 승압 전원 전압 레벨을 감지하고 감지된 승압 전원 전압 레벨에 따라 승압 여부를 결정하는 승압 신호를 출력한다.
스위칭부는 액티브 사이클 모드에서는 액티브 사이클용 승압 전원 전압 감지 회로로부터 출력되는 승압 신호를 출력하고, 액티브 파워다운 모드에서는 액티브 파워다운 모드용 승압 전원 전압 감지 회로로부터 출력되는 승압 신호를 출력한다.
본 발명에 따른 승압 전원 전압 감지 회로에 있어서, 액티브 파워다운 모드용 승압 전원 전압 감지 회로의 동작 속도를 액티브 사이클용 승압 전원 전압 감지 회로의 동작 속도보다 낮게 구성할 수 있다. 따라서, 액티브 파워다운 모드에서 액티브 파워다운 모드용 승압 전원 전압 감지 회로에 의한 전력 소모를 감소시키기 위하여, 액티브 파워다운 모드용 승압 전원 전압 감지 회로를 구성하는 소자들의 턴 온 저항을 크게 구성할 수 있는 특성을 가진다.
상기 다른 목적을 달성하기 위하여 본 발명에 따른 승압 전원 발생기는 액티브 사이클용 승압 전원 발생 회로, 액티브 파워다운 모드용 승압 전원 발생 회로, 및 스위칭부를 구비하는 것을 특징으로 한다.
액티브 사이클용 승압 전원 발생 회로는 액티브 사이클 모드에서만 동작하며, 승압 전원 전압을 입력하여 승압 전원 전압 레벨을 감지하고 감지된 승압 전원 전압 레벨에 따라 승압 전원 전압을 승압시키거나 강압시키어 출력한다.
액티브 파워다운 모드용 승압 전원 발생 회로는 액티브 파워다운 모드에서만 동작하며, 승압 전원 전압을 입력하여 승압 전원 전압 레벨을 감지하고 감지된 승압 전원 전압 레벨에 따라 승압 전원 전압을 승압시키거나 강압시키어 출력한다.
스위칭부는 액티브 사이클 모드에서는 액티브 사이클용 승압 전원 발생 회로로부터 출력되는 승압 전원 전압을 출력하고, 액티브 파워다운 모드에서는 액티브 파워다운 모드용 승압 전원 발생 회로로부터 출력되는 승압 전원 전압을 출력한다.
본 발명에 따른 승압 전원 발생기에 있어서, 액티브 파워다운 모드용 승압 전원 발생 회로의 동작 속도를 액티브 사이클용 승압 전원 발생 회로의 동작 속도보다 낮게 구성할 수 있다. 따라서, 액티브 파워다운 모드에서 액티브 파워다운 모드용 승압 전원 발생 회로에 의한 전력 소모를 감소시키기 위하여, 액티브 파워다운 모드용 승압 전원 발생 회로를 구성하는 소자들의 턴 온 저항을 크게 구성할 수 있는 특성을 가진다.
이어서 첨부한 도면을 참고하여 본 발명에 대하여 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 승압 전원 전압 감지 회로의 회로도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 승압 전원 전압 감지 회로는 액티브 사이클용 감지 회로(200), 액티브 파워다운 모드용 감지 회로(240), 및 스위칭부(280)를 구비한다.
액티브 사이클용 감지 회로(200)는 액티브 사이클용 레벨 검출기(210), 액티브 사이클용 레벨 검출 인버터(220), 및 액티브 사이클용 구동부(230)를 구비한다.
액티브 사이클용 레벨 검출기(210)는 하나의 PMOS 트랜지스터(211), 및 제 1 내지 제 3 NMOS 트랜지스터(212,213,214)를 구비한다.
PMOS 트랜지스터(211)는 소오스 단자가 전원 단자(VDD)에 연결되어 있고 드레인 단자가 제 1 노드(215)에 연결되어 있으며, 게이트 단자로부터 클럭 인에이블 신호(PCKEBD)가 반전된 신호인 반전 클럭 인에이블 신호(PAPD)를 입력한다. 여기서 클럭 인에이블 신호(PCKEBD)는 로우('L') 액티브 신호이다.
클럭 인에이블 신호(PCKEBD)가 로우('L') 레벨이 되어 칩 회로의 동작이 액티브 파워다운 모드에 진입하면, PMOS 트랜지스터(211)의 게이트 단자에 입력되는 반전 클럭 인에이블 신호(PAPD)는 하이('H') 레벨이 되어 PMOS 트랜지스터(211)를 턴 오프(Turn Off)시킨다. 따라서, PMOS 트랜지스터(211)를 통해서 일정하게 흐르게되는 정전류의 공급이 차단되게 되고 액티브 사이클용 감지 회로(200)는 액티브 파워다운 모드에서 동작하지 않게 된다.
클럭 인에이블 신호(PCKEBD)가 하이('H') 레벨이 되어 칩 회로의 동작이 액티브 사이클 모드에 있으면, PMOS 트랜지스터(211)의 게이트 단자에 입력되는 반전 클럭 인에이블 신호(PAPD)는 로우('L') 레벨이 되어 PMOS 트랜지스터(211)를 턴 온 시킨다. 따라서, PMOS 트랜지스터(211)는 제 1 노드(215)의 전압 레벨에 따라서 일정한 전류를 회로에 공급하는 정전류원의 기능을 가지고, 액티브 사이클용 감지 회로(200)는 액티브 사이클 모드에서 동작하게 된다.
제 1 내지 제 3 NMOS 트랜지스터들(212,213,124)은 제 1 노드(215)와 접지 단자(GND) 사이에 서로 직렬로 연결되어 있다. 제 1 NMOS 트랜지스터(212)와 제 3 NMOS 트랜지스터(214)의 게이트 단자들은 승압 전원 단자에 연결되어 승압 전원 전압(VPP)을 입력하고, 제 2 NMOS 트랜지스터(213)의 게이트 단자는 승압 제어 신호(PVPPDETE)와 클럭 인에이블 신호(PCKEBD)에 의해서 제어된다. 즉 승압 제어 신호(PVPPDETE)와 클럭 인에이블 신호(PCKEBD)가 동시에 하이('H') 레벨일 경우에 제 2 NMOS 트랜지스터(213)는 턴 온 된다. 다시 말하면, 칩 회로의 동작이 액티브 파워다운 모드에 있지 않고 액티브 사이클 모드에서 승압 전원 전압 감지 회로가 인에이블되는 경우에 2 NMOS 트랜지스터(213)는 턴 온 된다.
액티브 사이클 모드에서, 승압 제어 신호(PVPPDETE)가 하이('H') 레벨에 있을 때, 제 1 NMOS 트랜지스터(212)와 제 3 NMOS 트랜지스터(214)의 게이트에 인가되는 승압 전원 전압(VPP)의 레벨에 따라서 액티브 사이클용 레벨 검출기(210)에서 출력되는 신호의 레벨이 변화한다. 즉, 제 1 NMOS 트랜지스터(212)와 제 3 NMOS 트랜지스터(214)의 게이트에 인가되는 승압 전원 전압(VPP)의 레벨이 규정된 목표치(Vtarget) 보다 낮은 경우에는 액티브 사이클용 레벨 검출기(210)에서 출력되는 신호의 레벨이 액티브 사이클용 레벨 검출 인버터(220)의 트립 포인터(Trip Point)보다 낮다. 그리고 제 1 NMOS 트랜지스터(212)와 제 3 NMOS 트랜지스터(214)의 게이트에 인가되는 승압 전원 전압(VPP)의 레벨이 규정된 목표치(Vtarget) 보다 높은 경우에는 액티브 사이클용 레벨 검출기(210)에서 출력되는 신호의 레벨이 액티브 사이클용 레벨 검출 인버터(220)의 트립 포인터보다 충분히 높게 된다.
액티브 사이클용 레벨 검출 인버터(220)는 액티브 사이클용 레벨 검출기(210)에서 출력되는 신호를 반전하여 승압 신호(PVPPA)를 출력한다. 즉, 액티브 사이클용 레벨 검출기(210)에서 출력되는 신호의 레벨이 액티브 사이클용 레벨 검출인버터(220)의 트립 포인터보다 낮으면 하이('H') 레벨의 승압 신호(PVPPA)를 출력하고, 액티브 사이클용 레벨 검출기(210)에서 출력되는 신호의 레벨이 액티브 사이클용 레벨 검출 인버터(220)의 트립 포인터보다 충분히 높으면 로우('L')레벨의 승압 신호(PVPPA)를 출력한다.
액티브 사이클용 구동 수단(230)은 액티브 사이클용 레벨 검출 인버터(220)에서 발생되는 승압 신호(PVPPA)를 구동하여 스위칭부(280)에 입력시킨다.
액티브 파워다운 모드용 감지 회로(240)는 액티브 파워다운 모드용 레벨 검출기(250), 액티브 파워다운 모드용 레벨 검출 인버터(260), 및 액티브 파워다운 모드용 구동부(270)를 구비한다.
액티브 파워다운 모드용 레벨 검출기(250)는 하나의 PMOS 트랜지스터(251), 및 제 1 내지 제 3 NMOS 트랜지스터(252,253,254)를 구비한다.
PMOS 트랜지스터(251)는 소오스 단자가 전원 단자(VDD)에 연결되어 있고 드레인 단자가 제 1 노드(255)에 연결되어 있으며 게이트 단자로부터 클럭 인에이블 신호(PCKEBD)를 입력한다. 여기서 클럭 인에이블 신호(PCKEBD)는 로우('L') 액티브 신호이다.
클럭 인에이블 신호(PCKEBD)가 로우('L') 레벨이 되어 칩 회로의 동작이 액티브 파워다운 모드에 진입하면, PMOS 트랜지스터(251)는 턴 온 된다. 따라서, 따라서, PMOS 트랜지스터(251)는 제 1 노드(255)의 전압 레벨에 따라서 일정한 전류를 회로에 공급하는 정전류원의 기능을 가지고, 액티브 파워다운 모드용 감지 회로(240)는 액티브 파워다운 모드에서 동작하게 된다.
클럭 인에이블 신호(PCKEBD)가 하이('H') 레벨이 되어 칩 회로의 동작이 액티브 사이클 모드에 있으면, PMOS 트랜지스터(251)는 턴 오프 된다. 따라서, PMOS 트랜지스터(251)를 통해서 일정하게 흐르게되는 정전류의 공급이 차단되게 되고, 액티브 파워다운 모드용 감지 회로(240)는 액티브 사이클 모드에서 동작하지 않게 된다.
제 1 내지 제 3 NMOS 트랜지스터들(252,253,254)은 제 1 노드(255)와 접지 단자(GND) 사이에 서로 직렬로 연결되어 있다. 제 1 NMOS 트랜지스터(252)와 제 3 NMOS 트랜지스터(254)의 게이트 단자들은 승압 전원 단자에 연결되어 승압 전원 전압(VPP)을 입력하고, 제 2 NMOS 트랜지스터(253)의 게이트 단자는 반전 클럭 인에이블 신호(PAPD)에 의해서 제어된다. 즉 반전 클럭 인에이블 신호(PAPD)가 하이('H') 레벨일 경우에 제 2 NMOS 트랜지스터(213)는 턴 온 된다. 다시 말하면, 칩 회로의 동작이 액티브 파워다운 모드에 있는 경우에 2 NMOS 트랜지스터(213)는 턴 온 된다.
액티브 파워다운 모드에서, 즉 반전 클럭 인에이블 신호(PAPD)가 하이('H') 레벨에 있을 때, 제 1 NMOS 트랜지스터(252)와 제 3 NMOS 트랜지스터(254)의 게이트에 인가되는 승압 전원 전압(VPP)의 레벨에 따라서 액티브 파워다운 모드용 레벨 검출기(250)에서 출력되는 신호의 레벨이 변화한다. 즉, 제 1 NMOS 트랜지스터(252)와 제 3 NMOS 트랜지스터(254)의 게이트에 인가되는 승압 전원 전압(VPP)의 레벨이 규정된 목표치(Vtarget) 보다 낮은 경우에는 액티브 파워다운 모드용 레벨 검출기(250)에서 출력되는 신호의 레벨이 액티브 파워다운 모드용 레벨 검출 인버터(260)의 트립 포인터(Trip Point)보다 낮다. 그리고 제 1 NMOS 트랜지스터(252)와 제 3 NMOS 트랜지스터(254)의 게이트에 인가되는 승압 전원 전압(VPP)의 레벨이 규정된 목표치(Vtarget) 보다 높은 경우에는 액티브 파워다운 모드용 레벨 검출기(250)에서 출력되는 신호의 레벨이 액티브 파워다운 모드용 레벨 검출 인버터(260)의 트립 포인터보다 충분히 높게 된다.
액티브 파워다운 모드용 레벨 검출 인버터(260)는 액티브 파워다운 모드용 레벨 검출기(250)에서 출력되는 신호를 반전하여 승압 신호(PVPPA)를 출력한다. 즉, 액티브 파워다운 모드용 레벨 검출기(250)에서 출력되는 신호의 레벨이 액티브 파워다운 모드용 레벨 검출인버터(260)의 트립 포인터보다 낮으면 하이('H') 레벨의 승압 신호(PVPPA)를 출력하고, 액티브 파워다운 모드용 레벨 검출기(250)에서 출력되는 신호의 레벨이 액티브 파워다운 모드용 레벨 검출 인버터(260)의 트립 포인터보다 충분히 높으면 로우('L')레벨의 승압 신호(PVPPA)를 출력한다.
액티브 파워다운 모드용 구동 수단(270)은 액티브 파워다운 모드용 레벨 검출 인버터(260)에서 발생되는 승압 신호(PVPPA)를 구동하여 스위칭부(280)에 입력시킨다.
스위칭부(280)는 액티브 사이클용 전송 게이트(282)와 액티브 파워다운 모드용 전송 게이트(284)를 구비한다.
액티브 사이클용 전송 게이트(282)는 액티브 사이클용 감지 회로(200)로부터 출력되는 승압 신호(PVPPA)를 입력하여 전송한다.
액티브 파워다운 모드용 전송 게이트(284)는 액티브 파워다운 모드용 감지 회로(240)로부터 출력되는 승압 신호(PVPPA)를 입력하여 전송한다.
스위칭부(280)는 반전 클럭 인에이블 신호(PCKEBD)에 의해서 제어된다. 반전 클럭 인에이블 신호(PCKEBD)가 로우('L') 레벨이 되어 칩 회로의 동작이 액티브 파워다운 모드에 있을 때는, 액티브 파워다운 모드용 전송 게이트(284)는 턴 온 되어 액티브 파워다운 모드용 감지 회로(240)로부터 출력되는 승압 신호(PVPPA)를 출력 단자로 출력한다. 반전 클럭 인에이블 신호(PCKEBD)가 하이('H') 레벨이 되어 칩 회로의 동작이 액티브 사이클 모드에 있을 때는, 액티브 사이클용 전송 게이트(282)는 턴 온 되어 액티브 사이클용 감지 회로(200)로부터 출력되는 승압 신호(PVPPA)를 출력 단자로 출력한다.
액티브 파워다운 모드에서는 오랜 시간 동안 사실상의 칩 회로의 동작이 중단되어 있으므로, 승압 전원 전압 감지 회로가 액티브 사이클 모드에서와 같이 신속하게 동작할 필요가 없다. 따라서, 액티브 파워다운 모드용 감지 회로(240)를 구성하는 액티브 파워다운 모드용 레벨 검출기(250)와 액티브 파워다운 모드용 레벨 검출 인버터(260)의 턴 온 저항을 액티브 사이클용 감지 회로(200)를 구성하고 있는 액티브 사이클용 레벨 검출기(210)와 액티브 사이클용 레벨 검출 인버터(220)의 턴 온 저항보다 훨씬 크게 구성할 수 있다. 그러므로, 액티브 파워다운 모드에서 액티브 파워다운 모드용 감지 회로(240)에 발생되는 액티브 스탠바이(Standby) 전류를 크게 감소시킬 수 있다. 따라서, 누설 전류에 의해서 승압 전원 전압(VPP)의 레벨이 강하되는 현상을 방지할 수 있게 된다.
도 3은 도 2의 본 발명의 실시예에 따른 승압 전원 전압 감지 회로의 동작을 설명하기 위한 신호들의 타이밍도이다. 여기서 CLK는 내부 클럭 신호를 나타낸다.
칩 회로 동작이 액티브 사이클 동안, 클럭 인에이블 신호(PCKEBD)가 하이('H') 레벨에 있고 반전 클럭 인에이블 신호(PAPD)가 로우('L') 레벨에 있게 된다. 따라서, 액티브 사이클용 감지 회로(200)에 의해서 승압 전원 전압(VPP)의 레벨이 감지되고 승압 전원 발생기에 의해서 승압 전원 전압(VPP)은 규정된 목표치(Vtarget)를 유지하게 된다.
칩 동작이 액티브 파워다운 모드에 있게 되면, 클럭 인에이블 신호(PCKEBD)가 로우('L') 레벨이 되고, 반전 클럭 인에이블 신호(PAPD)가 하이('H') 레벨이 된다. 따라서, 액티브 파워다운 모드용 감지 회로(240)에 의해서 승압 전원 전압(VPP)의 레벨이 감지되고 승압 전원 발생기에 의해서 승압 전원 전압(VPP)은 규정된 목표치(Vtarget)를 유지하게 된다.
도 3에서 알 수 있듯이, 액티브 파워다운 모드에서 승압 전원 전압이 규정된 목표치(Vtarget)로 승압되는 기간이 액티브 사이클 모드에서 승압 전원 전압이 규정된 목표치(Vtarget)로 승압되는 기간보다 더 길게 구성되어 있다.
이와 같이, 본 발명의 실시예에 따른 승압 전원 전압 감지 회로는 승압 전원 전압 감지 회로를 액티브 파워다운 모드에서 구동하는 것과 액티브 사이클 모드에서 구동하는 것을 구별하여 구성되어 있다. 따라서, 액티브 파워다운 모드에서 액티브 파워다운 모드용 감지 회로의 구동에 의해 승압 전원 전압의 레벨이 감지되고, 이에 따라 승압 전원 발생기에 의해서 승압 전원 전압의 레벨이 규정된 목표치를 유지하게 된다. 그러므로, 칩 회로의 동작이 액티브 사이클로 되돌아가는 경우에, 칩 회로 동작의 안전성을 유지하게 된다. 또한 액티브 파워다운 모드에서 구동되는 액티브 파워다운 모드용 감지 회로를 구성하고 있는 소자들의 턴 온 저항을 크게 하여, 액티브 파워다운 모드에서는 액티브 스탠바이 전류를 감소시킬 수 있게 된다.
도 4는 본 발명의 다른 실시예에 따른 승압 전원 발생기의 블럭도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 승압 전원 발생기는 액티브 사이클용 승압 전원 발생 회로(300), 액티브 파워다운 모드용 승압 전원 발생 회로(400), 및 스위칭부(500)를 구비한다.
액티브 사이클용 승압 전원 발생 회로(300)는 액티브 사이클 모드에서만 동작하며, 승압 전원 전압(VPP)을 입력하여 승압 전원 전압(VPP) 레벨을 감지하고 감지된 승압 전원 전압(VPP) 레벨에 따라 승압 전원 전압(VPP)을 승압시키거나 강압시키어 출력한다.
액티브 사이클용 승압 전원 발생 회로(300)는 액티브 사이클용 승압 전원 전압 감지 회로(310), 액티브 사이클용 래치 수단(320), 액티브 사이클용 펄스 발생 회로(340), 및, 액티브 사이클용 펌핑 회로(360)를 구비한다.
액티브 사이클용 승압 전원 전압 감지 회로(310)는 도 2의 액티브 사이클용 승압 전원 전압 감지 회로(200)와 동일한 구조를 가진다. 액티브 사이클용 승압 전원 전압 감지 회로(310)는 클럭 인에이블 신호(PCKEBD)와 승압 제어 신호(PVPPDETE)에 의해서 제어된다. 즉 액티브 사이클용 승압 전원 전압 감지 회로(310)는 클럭 인에이블 신호(PCKEBD)에 의해서 액티브 사이클 모드에서만 동작한다. 또한 액티브 사이클용 승압 전원 전압 감지 회로(310)는 승압 제어 신호(PVPPDETE)에 의해서 경우에 따라 인에이블되거나 디스에이블된다. 액티브 사이클용 승압 전원 전압 감지 회로(310)는 승압 전원 전압(VPP)을 입력하여 승압 전원 전압(VPP) 레벨을 감지하고 승압 전원 전압(VPP)의 승압 여부를 결정하는 승압 신호(PVPPA)를 출력한다.
액티브 사이클용 래치 수단(320)은 승압 제어 신호(PVPPDETE)의 제어 하에, 액티브 사이클용 승압 전원 전압 감지 회로(310)로부터 출력되는 승압 신호(PVPPA)를 입력하여, 이를 일정 기간 래치한다. 이 때 래치되는 방식은 승압 제어 신호(PVPPDETE)를 일정 기간 지연시킨 다음, 승압 신호(PVPPA)를 지연된 승압 제어 신호(PVPPDETE)에 동기시켜 전달함으로서 이루어진다. 여기서, 지연되는 일정 기간은 액티브 사이클용 승압 전원 발생기(300)가 연결되어 있는 회로의 최악 조건(Worst Case)을 고려하여, 해당되는 워드 라인의 인에이블 시점에 맞추어서 액티브 사이클용 승압 전원 발생기(300)의 승압 전원 전압(VPP)을 발생시킬 수 있도록 하기 위한 것이다.
도 5는 본 발명의 다른 실시예에 따른 승압 전원 발생기에 있어서, 액티브 사이클용 래치 수단(320)의 로직도이다.
도 5를 참조하면, 액티브 사이클용 래치 수단(320)은 승압 제어 신호 지연부(510)와 승압 신호 구동부(520)를 구비한다.
승압 제어 신호 지연부(510)는 클럭 인에이블 신호(PCKEBD)에 의해서 제어되어 클럭 인에이블 신호(PCKEBD)가 하이('H')일 경우, 즉 칩 회로의 동작이 액티브 사이클 모드에 있을 경우에만 동작한다. 승압 제어 신호 지연부(510)는 다수의 인버터들로서 구성되어 있으며, 승압 제어 신호(PVPPDETE)를 입력하여 일정한 기간 지연시키어 승압 신호 구동부(520)에 입력한다.
승압 신호 구동부(520)는 승압 제어 신호 지연부(510)에서 일정한 기간 지연되어 출력되는 승압 제어 신호(PVPPDETE)를 입력하여 승압 제어 신호(PVPPDETE)가 액티브 하이('H') 레벨에 있을 경우에만 승압 신호(PVPPA)를 일정 시간동안 지연시키어 출력한다.
액티브 사이클용 펄스 발생 회로(340)는 액티브 사이클용 래치 수단(320)으로부터 출력되는 승압 신호(PVPPA)를 입력하여, 승압 신호(PVPPA)에 따라 승압 전원 전압(VPP)을 승압시켜야 하는 경우에만 일정 주기를 가지는 펄스 신호(PAKF)를 발생시켜 출력한다. 여기서, 펄스 신호(PAKF)의 주기는 액티브 사이클용 펌핑 회로(360)에 의해서 승압 전원 전압(VPP)의 승압 동작에 필요한 시간이다.
도 6은 본 발명의 다른 실시예에 따른 승압 전원 발생기에 있어서, 액티브 사이클용 펄스 발생 회로(340)의 로직도이다.
도 6을 참조하면, 액티브 사이클용 펄스 발생 회로(340)는, 액티브 사이클용 래치 수단(320)으로부터 출력되는 승압 신호(PVPPA)를 입력하여, 승압 신호(PVPPA)의 레벨이 승압 전원 전압(VPP)을 승압시키는 경우에만 일정 주기를 가지는 펄스 신호(PAKF)를 발생 시켜 출력한다.
도 7은 도 6에 도시되어 있는 액티브 사이클용 펄스 발생 회로(340)의 동작을 설명하기 위하여 액티브 사이클용 펄스 발생 회로(340)의 입력 신호인 승압 신호(PVPPA)와 출력 신호인 펄스 신호(PAKF)의 타이밍도를 도시하고 있다. 여기서 펄스 신호(PAKF)의 펄스 주기는 주어진 회로 조건에서 승압 전원 전압(VPP)을 규정된 목표치(Vtarget)를 가지도록 승압시키는 데 소요되는 시간을 설정하기 위한 것이다.
액티브 사이클용 펌핑 회로(360)는 액티브 사이클용 펄스 발생 회로(340)로부터 출력되는 펄스 신호(PAKF)를 입력하여 펄스 신호(PAKF)의 레벨에 따라 승압 전원 전압(VPP)을 승압시킨다.
도 8은 본 발명의 다른 실시예에 따른 승압 전원 발생기에 있어서, 액티브 사이클용 펌핑 회로(360)의 로직도를 나타내고 있다.
도 8을 참조하면, 액티브 사이클용 펌핑 회로(360)는 각각 지연회로(610), 펌핑 커패시터(620), 제 1 내지 제 2 NMOS 트랜지스터들(630,640)로써 구성되어 있다.
액티브 사이클용 펌핑 회로(360)는, 액티브 사이클용 펄스 발생 회로(340)로부터 출력되는 일정 주기를 가지는 펄스 신호(PAKF)를 지연회로(610)의 입력단자로부터 입력하여 출력한다.
펌핑 커패시터(620)의 한 단자는 지연 회로(610)의 출력 단자에 연결되어 있고 다른 한 단자는 노드(N1)에 연결되어 있다. 펌핑 커패시터(620)는 지연 회로(610)와 노드(N1)의 신호들의 전압값들에 따라서 방전하거나 충전한다. 즉 예를 들면, 지연 회로(610)의 출력 단자의 전압 레벨이 노드(N1)의 전압 레벨 보다 높으면 지연 회로(610)의 출력 단자의 전하를 충전하여 노드(N1)의 전압 레벨을 상승시키고, 지연 회로(610)의 출력 단자의 전압 레벨이 노드(N1)의 전압 레벨 보다 낮으면 지연 회로(610)의 출력 단자의 전하를 방전하여 노드(N1)의 전압 레벨을 상승시키지 않는다.
제 1 NMOS 트랜지스터(630)는 드레인 단자가 전원 단자(VDD)에 연결되어 있고 이는 또한 게이트 단자에 접속되어 있으며, 소오스 단자는 노드(N1)에 연결되어 있다. 따라서 제 1 NMOS 트랜지스터(630)는 노드(N1)의 전위를 기본적으로 전원 단자(VDD)의 전압 레벨에서 제 1 NMOS 트랜지스터(630)의 문턱 전압만큼 강하된 전압값을 가지도록 한다.
제 2 NMOS 트랜지스터(640)는 드레인 단자가 노드(N1)에 연결되어 있고 이는 또한 게이트 단자에 접속되어 있으며, 소오스 단자로부터 승압 전압(VPP)을 출력한다. 따라서 제 2 NMOS 트랜지스터(640)는 노드(N1)의 전압 레벨에서 제 2 NMOS 트랜지스터(640)의 문턱 전압만큼 강하된 전압값을 가지는 승압 전압(VPP)을 출력한다.
도 9는 도 8에 있어서, 승압 제어 신호(PVPPDETE)에 동기되어 일정 시간 동안 래치된 승압 신호(PVPPA)를 입력하여 승압 신호(PVPPA)의 레벨이 승압 전원 전압(VPP)을 승압시키는 경우에만 액티브 사이클용 펄스 발생 회로(340)로부터 출력되는 일정 주기를 가지는 펄스 신호(PAKF)가 지연 회로(610)에 입력되었을 경우의 노드(N1)와 승압 전압(VPP) 신호들의 타이밍도를 나타내고 있다. 여기서 도시된 신호들의 전압 레벨 값은 전원 전압 레벨을 3V, 그리고 도 8의 제 1 내지 제 2 NMOS 트랜지스터들의 문턱 전압을 1V라고 가정하므로서 추정되는 수치들이다.
액티브 사이클용 펄스 발생 회로(340)로부터 출력되는 일정 주기를 가지는 펄스 신호(PAKF)는 3V의 전원 전압 레벨에 해당하는 전압 레벨을 가진다. 그리고 펄스 신호(PAKF)가 인가되기 전 까지 노드(N1)의 전압 레벨은 전원 단자(VDD)의 전압 레벨에서 제 1 NMOS트랜지스터(630)의 문턱 전압만큼 강하된 2V의 전압값을 가진다. 따라서 지연 회로(610)에 입력된 펄스 신호(PAKF)의 전압 레벨이 노드(N1)의 전압 레벨보다 높으므로 펌핑 커패시터(620)는 지연 회로(610)의 출력 단자의 전하를 충전하여 노드(N1)의 전압 레벨을 5V로 상승시킨다. 노드(N1)의 전압 레벨은 제 2 NMOS 트랜지스터(640)를 통하여 제 2 NMOS 트랜지스터(640)의 문턱 전압만큼 강하되어 4V의 전압 레벨을 가지는 승압 전원 전압(VPP)을 출력한다.
만약에 여기서, 액티브 사이클용 승압 전원 전압 감지 회로(300)에서 감지된 승압 전원 전압(VPP)이 규정된 목표치(Vtarget)보다 높은 경우에는 액티브 사이클용 승압 전원 전압 감지 회로(300)로부터 로우('L') 레벨의 승압 신호(PVPPA)가 발생하게 된다. 로우('L') 레벨의 승압 신호(PVPPA)는 도 5의 액티브 사이클용 래치 수단(320)을 거치고 도 6의 액티브 사이클용 펄스 발생 회로(340)를 통과하여 액티브 사이클용 펄스 발생 회로(340)의 출력 단자로부터 로우('L') 레벨의 펄스 신호(PAKF)를 발생한다. 따라서 로우('L') 레벨의 펄스 신호(PAKF)가 도 8의 지연 회로(610)에 입력된다. 지연 회로(610)에 입력되는 펄스 신호(PAKF)의 레벨이 노드(N1)의 전압 레벨보다 낮으므로 펌핑 커패시터(620)는 노드(N1)의 전하를 방전시키어 노드(N1)의 전위를 낮추게되므로 제 2 NMOS 트랜지스터(640)를 턴 오프 시키어 승압 전원 전압(VPP)의 전위를 그대로 유지시킨다.
액티브 파워다운 모드용 승압 전원 발생 회로(400)는 액티브 파워다운 모드에서만 동작하며, 승압 전원 전압(VPP)을 입력하여 승압 전원 전압(VPP) 레벨을 감지하고 감지된 승압 전원 전압(VPP) 레벨에 따라 승압 전원 전압(VPP)을 승압시키어 출력한다.
액티브 파워다운 모드용 승압 전원 발생 회로(400)는 액티브 파워다운 모드용 승압 전원 전압 감지 회로(410), 액티브 파워다운 모드용 래치 수단(420), 액티브 파워다운 모드용 펄스 발생 회로(440), 및, 액티브 파워다운 모드용 펌핑 회로(460)를 구비한다.
액티브 파워다운 모드용 승압 전원 전압 감지 회로(410)는 도 2에 도시되어 있는 액티브 파워다운 모드용 승압 전원 전압 감지 회로(240)와 동일한 구성을 가진다. 따라서, 액티브 파워다운 모드용 승압 전원 전압 감지 회로(410)는 클럭 인에이블 신호(PCKEBD)와 승압 제어 신호(PVPPDETE)에 의해서 제어된다. 즉, 액티브 파워다운 모드용 승압 전원 전압 감지 회로(410)는 클럭 인에이블 신호(PCKEBD)에 의해서 액티브 파워다운 모드에서만 동작한다. 또한 액티브 파워다운 모드용 승압 전원 전압 감지 회로(410)는 승압 제어 신호(PVPPDETE)에 의해서 경우에 따라 인에이블되거나 디스에이블된다. 액티브 파워다운 모드용 승압 전원 전압 감지 회로(410)는 승압 전원 전압(VPP)을 입력하여 승압 전원 전압(VPP) 레벨을 감지하고 승압 전원 전압(VPP)의 승압 여부를 결정하는 승압 신호(PVPPA)를 출력한다.
액티브 파워다운 모드용 래치 수단(420)은 도 5의 액티브 사이클용 래치 수단(320)과 유사한 구성을 가진다. 그러나, 액티브 파워다운 모드용 래치 수단(420)은 클럭 인에이블 신호(PCKEBD)에 의해서 칩 회로의 동작이 액티브 파워다운 모드에서만 동작되어 진다. 액티브 파워다운 모드용 래치 수단(420)은 액티브 승압 제어 신호(PVPPDETE)의 제어 하에, 액티브 파워다운 모드용 승압 전원 전압 감지 회로(410)로부터 출력되는 승압 신호(PVPPA)를 입력하여, 이를 일정 기간 래치한다. 이 때 래치되는 방식은 승압 제어 신호(PVPPDETE)를 일정 기간 지연시킨 다음, 승압 신호(PVPPA)를 지연된 승압 제어 신호(PVPPDETE)에 동기시켜 전달함으로서 이루어진다. 여기서, 지연되는 일정 기간은 액티브 파워다운 모드용 승압 전원 발생기(400)가 연결되어 있는 회로의 최악 조건(Worst Case)을 고려하여, 해당되는 워드 라인의 인에이블 시점에 맞추어서 액티브 파워다운 모드용 승압 전원 발생기(400)의 승압 전원 전압(VPP)을 발생시킬 수 있도록 하기 위한 것이다.
액티브 파워다운 모드용 펄스 발생 회로(440)는 도 6의 액티브 사이클용 펄스 발생 회로(340)와 유사한 구성을 가진다. 액티브 파워다운 모드용 래치 수단(420)으로부터 출력되는 승압 신호(PVPPA)를 입력하여, 승압 신호(PVPPA)에 따라 승압 전원 전압(VPP)을 승압시켜야 하는 경우에만 일정 주기를 가지는 펄스 신호(PAKF)를 발생시켜 출력한다. 여기서, 펄스 신호(PAKF)의 주기는 액티브 파워다운 모드용 펌핑 회로(360)에 의해서 승압 전원 전압(VPP)의 승압 동작에 필요한 시간이다.
액티브 파워다운 모드용 펌핑 회로(460)는 도 8의 액티브 사이클용 펌핑 회로(360)와 유사한 구성을 가진다. 액티브 파워다운 모드용 펌핑 회로(460)는 액티브 파워다운 모드용 펄스 발생 회로(440)로부터 출력되는 펄스 신호(PAKF)를 입력하여 펄스 신호(PAKF)의 레벨에 따라 승압 전원 전압(VPP)을 승압시키거나 강압시킨다.
스위칭부(500)는 액티브 사이클 모드에서는 액티브 사이클용 승압 전원 발생 회로(300)로부터 출력되는 승압 전원 전압(VPP)을 출력하고, 액티브 파워다운 모드에서는 액티브 파워다운 모드용 승압 전원 발생 회로(400)로부터 출력되는 승압 전원 전압(VPP)을 출력한다.
액티브 파워다운 모드에서는 오랜 시간 동안 사실상의 칩 회로의 동작이 중단되어 있으므로, 액티브 파워다운 모드용 승압 전원 발생 회로(300)가 액티브 사이클용 승압 전원 발생 회로(400)와 같이 신속하게 동작할 필요가 없다. 따라서, 액티브 파워다운 모드용 승압 전원 발생 회로(400)를 구성하고 있는 소자들의 턴 온 저항을 액티브 사이클용 승압 전원 발생 회로(300)를 구성하고 있는 소자들의 턴 온 저항보다 훨씬 크게 구성할 수 있다. 그러므로, 액티브 파워다운 모드에서 액티브 파워다운 모드용 승압 전원 발생 회로(400)에서 발생되는 액티브 스탠바이(Standby) 전류를 크게 감소시킬 수 있다. 따라서, 누설 전류에 의해서 승압 전원 전압(VPP)의 레벨이 강하되는 현상을 방지할 수 있게 된다.
이와 같이, 본 발명의 다른 실시예에 따른 승압 전원 발생기는 승압 전원 발생 회로를 액티브 파워다운 모드에서 구동하는 것과 액티브 사이클 모드에서 구동하는 것 구별되어 구성되어 있다. 따라서, 액티브 파워다운 모드에서 액티브 파워다운 모드용 감지 회로의 구동에 의해 승압 전원 전압의 레벨이 감지되고, 이에 따라 액티브 파워다운 모드용 승압 전원 발생기에 의해서 승압 전원 전압의 레벨이 규정된 목표치를 유지하게 된다. 그러므로, 칩 회로의 동작이 액티브 사이클로 되돌아가는 경우에, 칩 회로 동작의 안전성을 유지하게 된다. 또한 액티브 파워다운 모드에서 구동되는 액티브 파워다운 모드용 승압 전원 발생 회로를 구성하고 있는 소자들의 턴 온 저항을 크게 하여, 액티브 파워다운 모드에서는 액티브 스탠바이 전류를 감소시킬 수 있게 된다.
도 10은 본 발명의 또 다른 실시예에 따른 승압 전원 발생기의 블록도이다.
도 10을 참조하면, 본 발명의 또 다른 실시예에 따른 승압 전원 발생기는 액티브 사이클용 감지 회로(700), 액티브 파워다운 모드용 감지 회로(720), 스위칭부(740), 래치 수단(740), 펄스 발생 회로(780), 및 펌핑 회로(800)를 구비한다.
액티브 사이클용 감지 회로(700)는 도 2의 액티브 사이클용 승압 전원 전압 감지 회로(200)와 동일한 구조를 가진다. 액티브 사이클용 승압 전원 전압 감지 회로(310)는 클럭 인에이블 신호(PCKEBD)와 승압 제어 신호(PVPPDETE)에 의해서 제어된다. 즉 액티브 사이클용 감지 회로(700)는 클럭 인에이블 신호(PCKEBD)에 의해서 액티브 사이클 모드에서만 동작한다. 또한 액티브 사이클용 승압 전원 전압 감지 회로(310)는 승압 제어 신호(PVPPDETE)에 의해서 경우에 따라 인에이블되거나 디스에이블된다. 액티브 사이클용 승압 전원 전압 감지 회로(310)는 승압 전원 전압(VPP)을 입력하여 승압 전원 전압(VPP) 레벨을 감지하고 승압 전원 전압(VPP)의 승압 여부를 결정하는 승압 신호(PVPPA)를 출력한다.
액티브 파워다운 모드용 감지 회로(720)는 도 2에 도시되어 있는 액티브 파워다운 모드용 승압 전원 전압 감지 회로(240)와 동일한 구성을 가진다. 따라서, 액티브 파워다운 모드용 감지 회로(720)는 클럭 인에이블 신호(PCKEBD)와 승압 제어 신호(PVPPDETE)에 의해서 제어된다. 즉, 액티브 파워다운 모드용 감지 회로(720)는 클럭 인에이블 신호(PCKEBD)에 의해서 액티브 파워다운 모드에서만 동작한다. 또한 액티브 파워다운 모드용 감지 회로(720)는 승압 제어 신호(PVPPDETE)에 의해서 경우에 따라 인에이블되거나 디스에이블된다. 액티브 파워다운 모드용 감지 회로(720)는 승압 전원 전압(VPP)을 입력하여 승압 전원 전압(VPP) 레벨을 감지하고 승압 전원 전압(VPP)의 승압 여부를 결정하는 승압 신호(PVPPA)를 출력한다.
스위칭부(740)는 액티브 사이클 모드에서는 액티브 사이클용 감지 회로(700)로부터 출력되는 승압 신호(PVPPA)를 출력하고, 액티브 파워다운 모드에서는 액티브 파워다운 모드용 감지 회로(720)로부터 출력되는 승압 신호(PVPPA)를 출력한다.
래치 수단(760)은 도 5의 액티브 사이클용 래치 수단(320)과 유사한 구성을 가진다. 래치 수단(760)은 승압 제어 신호(PVPPDETE)의 제어 하에, 스위칭부(740)로부터 출력되는 승압 신호(PVPPA)를 입력하여, 이를 일정 기간 래치한다. 이 때 래치되는 방식은 승압 제어 신호(PVPPDETE)를 일정 기간 지연시킨 다음, 승압 신호(PVPPA)를 지연된 승압 제어 신호(PVPPDETE)에 동기시켜 전달함으로서 이루어진다. 여기서, 지연되는 일정 기간은 승압 전원 발생기가 연결되어 있는 회로의 최악 조건(Worst Case)을 고려하여, 해당되는 워드 라인의 인에이블 시점에 맞추어서 승압 전원 발생기의 승압 전원 전압(VPP)을 발생시킬 수 있도록 하기 위한 것이다.
펄스 발생 회로(780)는 도 6의 액티브 사이클용 펄스 발생 회로(340)와 유사한 구성을 가진다. 래치 수단(760)으로부터 출력되는 승압 신호(PVPPA)를 입력하여, 승압 신호(PVPPA)에 따라 승압 전원 전압(VPP)을 승압시켜야 하는 경우에만 일정 주기를 가지는 펄스 신호(PAKF)를 발생시켜 출력한다. 여기서, 펄스 신호(PAKF)의 주기는 펌핑 회로(800)에 의해서 승압 전원 전압(VPP)의 승압 동작에 필요한 시간이다.
펌핑 회로(800)는 도 8의 액티브 사이클용 펌핑 회로(360)와 유사한 구성을 가진다. 펌핑 회로(800)는 펄스 발생 회로(780)로부터 출력되는 펄스 신호(PAKF)를 입력하여 펄스 신호(PAKF)의 레벨에 따라 승압 전원 전압(VPP)을 승압시킨다.
액티브 파워다운 모드에서는 오랜 시간 동안 사실상의 칩 회로의 동작이 중단되어 있으므로, 액티브 파워다운 모드용 감지 회로(700)가 액티브 사이클용 감지 회로(720)와 같이 신속하게 동작할 필요가 없다. 따라서, 액티브 파워다운 모드용 감지 회로(700)를 구성하고 있는 소자들의 턴 온 저항을 액티브 사이클용 감지 회로(720)를 구성하고 있는 소자들의 턴 온 저항보다 훨씬 크게 구성할 수 있다. 그러므로, 액티브 파워다운 모드에서 액티브 파워다운 모드용 감지 회로(700)에서 발생되는 액티브 스탠바이(Standby) 전류를 크게 감소시킬 수 있다. 따라서, 누설 전류에 의해서 승압 전원 전압(VPP)의 레벨이 강하되는 현상을 방지할 수 있게 된다.
이와 같이, 본 발명의 또 다른 실시예에 따른 승압 전원 발생기는 승압 전원 감지 회로를 액티브 파워다운 모드에서 구동하는 것과 액티브 사이클 모드에서 구동하는 것이 구별되어 구성되어 있다. 따라서, 액티브 파워다운 모드에서 액티브 파워다운 모드용 감지 회로의 구동에 의해 승압 전원 전압의 레벨이 감지되고, 이에 따라 승압 전원 발생기에 의해서 승압 전원 전압의 레벨이 규정된 목표치를 유지하게 된다. 그러므로, 칩 회로의 동작이 액티브 사이클로 되돌아가는 경우에, 칩 회로 동작의 안전성을 유지하게 된다. 또한 액티브 파워다운 모드에서 구동되는 액티브 파워다운 모드용 감지 회로를 구성하고 있는 소자들의 턴 온 저항을 크게 하여, 액티브 파워다운 모드에서는 액티브 스탠바이 전류를 감소시킬 수 있게 된다.
본 발명은 액티브 파워다운 모드에서 동작하는 액티브 파워다운 모드용 승압 전원 전압 감지 회로를 액티브 사이클에서 동작하는 액티브 사이클용 승압 전원 전압 감지 회로와 구별하여 구성하였다. 따라서, 액티브 파워다운 모드에서도 항상 일정한 승압 전원 전압을 유지할 수 있다. 또한 액티브 파워다운 모드용 승압 전원 전압 감지 회로의 동작 속도에 적합하게 액티브 파워다운 모드용 승압 전원 전압 감지 회로를 구성하는 소자들의 턴 온 저항을 크게 하여, 액티브 스탠바이 전류를 감소시킬 수 있어 소비 전력이 감소되는 효과를 가진다.

Claims (7)

  1. 액티브 사이클 모드와 액티브 파워다운 모드를 가지는 동기식 반도체 메모리 장치에 있어서,
    클럭 인에이블 신호의 제어에 의해서 상기 액티브 사이클 모드에서만 동작하고, 액티브 사이클 승압 전원 전압을 감지하여 승압 여부를 결정하는 액티브 사이클 승압 신호를 발생시키는 액티브 사이클용 승압 전원 전압 감지 회로;
    상기 클럭 인에이블 신호의 제어에 의해서 상기 액티브 파워다운 모드에서만 동작하고, 상기 액티브 파워다운 승압 전원 전압을 감지하여 승압 여부를 결정하는 파워다운 승압 신호를 발생시키는 액티브 파워다운 모드용 승압 전원 전압 감지 회로; 및
    상기 클럭 인에이블 신호의 제어에 의해서 상기 액티브 사이클 모드에서는 상기 액티브 사이클 승압 신호를 선택하여 출력하고, 상기 액티브 파워다운 모드에서는 상기 액티브 파워다운 승압 신호를 선택하여 출력하는 스위칭부를 구비하는 것을 특징으로 하는 승압 전원 전압 감지 회로.
  2. 제 1 항에 있어서, 상기 액티브 파워다운 모드용 승압 전원 전압 감지 회로는 상기 액티브 사이클용 승압 전원 전압 감지 회로보다 느리게 동작할 수 있으므로, 상기 액티브 파워다운 모드에서의 전력 소모를 감소시키기 위하여 상기 액티브 파워다운 모드용 승압 전원 전압 감지 회로는 턴 온 저항이 큰 소자들로써 구성되는 것을 특징으로 하는 승압 전원 전압 감지 회로.
  3. 제 1 항에 있어서, 상기 액티브 사이클용 승압 전원 전압 감지 회로는,
    상기 클럭 인에이블 신호의 제어에 의해서 액티브 사이클 모드에서만 동작하고, 액티브 사이클 승압 전원 전압을 입력하여 상기 액티브 사이클 승압 전원 전압의 레벨이 규정된 목표치보다 낮은 경우에 로우 레벨의 신호를 출력하는 레벨 검출기;
    상기 레벨 검출기의 출력을 인버팅하는 인버터; 및
    상기 인버터의 출력을 구동하여 출력하는 구동부를 구비하는 것을 특징으로 하는 승압 전원 전압 감지 회로.
  4. 제 1 항에 있어서, 상기 액티브 파워 다운용 승압 전원 전압 감지 회로는,
    상기 클럭 인에이블 신호의 제어에 의해서 액티브 파워다운 모드에서만 동작하고, 액티브 파워다운 승압 전원 전압을 입력하여 상기 액티브 파워다운 승압 전원 전압의 레벨이 규정된 목표치보다 낮은 경우에 로우 레벨의 신호를 출력하는 레벨 검출기;
    상기 레벨 검출기의 출력을 인버팅하는 인버터; 및
    상기 인버터의 출력을 구동하여 출력하는 구동부를 구비하는 것을 특징으로 하는 승압 전원 전압 감지 회로.
  5. 제 1 항에 있어서, 상기 스위칭 수단은,
    상기 클럭 인에이블 신호의 제어에 의해서 상기 액티브 사이클 모드에서만 턴 온 되어, 액티브 사이클용 승압 전원 전압 감지 회로의 출력을 출력 단자로 전송하는 제 1 전송 게이트, 및
    상기 클럭 인에이블 신호의 제어에 의해서 상기 액티브 파워다운 모드에서만 턴 온 되어, 액티브 파워다운 모드용 승압 전원 전압 감지 회로의 출력을 출력 단자로 전송하는 제 2 전송 게이트를 구비하는 것을 특징으로 하는 승압 전원 전압 감지 회로.
  6. 액티브 사이클 모드와 액티브 파워다운 모드를 가지는 동기식 반도체 메모리 장치에 있어서,
    상기 액티브 사이클 모드에서만 동작하며, 승압 전원 전압을 입력하여 액티브 사이클 승압 전원 전압 레벨을 감지하고 감지된 액티브 사이클 승압 전원 전압 레벨에 따라 액티브 사이클 승압 전원 전압을 승압시키어 출력하는 액티브 사이클용 승압 전원 발생 회로;.
    상기 액티브 파워다운 모드에서만 동작하며, 액티브 파워다운 승압 전원 전압을 입력하여 액티브 파워다운 승압 전원 전압 레벨을 감지하고 감지된 액티브 파워다운 승압 전원 전압 레벨에 따라 액티브 파워다운 승압 전원 전압을 승압시키어 출력하는 액티브 파워다운 모드용 승압 전원 발생 회로; 및
    상기 액티브 사이클 모드에서는 상기 액티브 사이클용 승압 전원 발생 회로로부터 출력되는 액티브 사이클 승압 전원 전압을 출력하고, 상기 액티브 파워다운 모드에서는 상기 액티브 파워다운 모드용 승압 전원 발생 회로로부터 출력되는 액티브 파워다운 승압 전원 전압을 출력하는 스위칭부를 구비하고,
    상기 액티브 사이클용 승압 전원 발생 회로는
    클럭 인에이블 신호의 제어에 의해서 상기 액티브 사이클 모드에서만 동작하고, 액티브 사이클 승압 전원 전압을 감지하여 승압 여부를 결정하는 액티브 사이클 승압 신호를 발생시키는 액티브 사이클용 감지 회로;
    상기 클럭 인에이블 신호의 제어에 의해서 상기 액티브 사이클 모드에서만 동작하고, 상기 액티브 사이클용 감지 회로로부터 출력되는 상기 액티브 사이클 승압 신호를 입력하여 이를 일정한 시간만큼 지연시키는 액티브 사이클용 래치 수단;
    상기 액티브 사이클용 래치 수단에 의해서 출력되는 상기 액티브 사이클 승압 신호를 입력하여 상기 액티브 사이클 승압 신호가 상기 액티브 사이클 승압 전원 전압을 승압시키는 경우를 나타낼 때에만 일정 주기의 펄스 폭을 가지는 액티브 사이클 펄스 신호를 출력하는 액티브 사이클용 펄스 발생 회로; 및
    상기 액티브 사이클용 펄스 발생 회로로부터 출력되는 상기 액티브 사이클 펄스 신호를 입력하여, 상기 액티브 사이클 펄스 신호가 액티베이션되어 있는 기간 구동되어, 상기 액티브 사이클 펄스 신호의 레벨에 따라 상기 액티브 사이클 승압 전원 전압을 승압시키어 출력하는 액티브 사이클용 펌핑 회로를 구비하고,
    상기 액티브 파워다운 모드용 승압 전원 발생 회로는
    상기 클럭 인에이블 신호의 제어에 의해서 상기 액티브 파워다운 모드에서만 동작하고, 액티브 파워다운 승압 제어 신호의 제어 하에, 액티브 파워다운 승압 전원 전압을 감지하여 승압 여부를 결정하는 액티브 파워다운 승압 신호를 발생시키는 액티브 파워다운 모드용 감지 회로;
    상기 클럭 인에이블 신호의 제어에 의해서 상기 액티브 파워다운 모드에서만 동작하고, 상기 액티브 파워다운 모드용 감지 회로로부터 출력되는 상기 액티브 파워다운 승압 신호를 입력하여 이를 일정한 시간만큼 지연시키는 액티브 파워다운 모드용 래치 수단;
    상기 액티브 파워다운 모드용 래치 수단에 의해서 출력되는 상기 액티브 파워다운 승압 신호를 입력하여 상기 액티브 파워다운 승압 신호가 상기 액티브 파워다운 승압 전원 전압을 승압시키는 경우를 나타낼 때에만 일정 주기의 펄스 폭을 가지는 액티브 파워다운 펄스 신호를 출력하는 액티브 파워다운 모드용 펄스 발생 회로; 및
    상기 액티브 파워다운 모드용 펄스 발생 회로로부터 출력되는 상기 액티브 파워다운 펄스 신호를 입력하여, 상기 액티브 파워다운 펄스 신호가 액티베이션되어 있는 기간 구동되어, 상기 액티브 파워다운 펄스 신호의 레벨에 따라 상기 액티브 파워다운 승압 전원 전압을 승압시키어 출력하는 액티브 파워다운 모드용 펌핑 회로를 구비하는 것을 특징으로 하는 승압 전원 발생기.
  7. 제 6 항에 있어서, 상기 액티브 파워다운 모드용 승압 전원 발생 회로는 상기 액티브 사이클용 승압 전원 발생 회로보다 느리게 동작할 수 있으므로, 상기 액티브 파워다운 모드에서의 전력 소모를 감소시키기 위하여 상기 액티브 파워다운 모드용 승압 전원 발생 회로는 턴 온 저항이 큰 소자들로써 구성될 수 있는 것을 특징으로 하는 승압 전원 발생기.
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