KR19980041229A - 저전압 고집적 반도체소자 - Google Patents

Abstract

저전압 고집적 반도체소자가 개시되어 있다. 이 소자는 양단부가 각각 전원단자 및 접지단자와 접속된 CMOS 회로부를 구비하는 저전압 고집적 반도체소자에 있어서, 상기 전원단자 및 상기 CMOS 회로부 사이에 상기 CMOS 회로부를 구성하는 PMOS 트랜지스터의 문턱전압보다 높은 문턱전압을 갖는 PMOS 스위칭 트랜지스터를 개재시키거나 상기 접지단자 및 상기 CMOS 회로부 사이에 상기 CMOS 회로부를 구성하는 NMOS 트랜지스터의 문턱전압보다 높은 문턱전압을 갖는 NMOS 스위칭 트랜지스터를 개재시키는 것을 특징으로 한다. 이에 따라, 소자가 대기상태일 때 상기 PMOS 스위칭 트랜지스터의 게이트 전극에 전원전압을 인가하거나 또는 상기 NMOS 스위칭 트랜지스터의 게이트 전극에 접지전압을 인가함으로써, CMOS 회로부를 구성하는 NMOS 및 PMOS 트랜지스터의 펀치쓰루 현상에 의한 누설전류를 차단시키어 대기 전류를 극소화시킬 수 있다.

Description

저전력 고집적 반도체소자

본 발명은 반도체소자에 관한 것으로, 특히 전력소모가 낮은 저전력 고집적 반도체소자에 관한 것이다.

반도체소자의 집적도가 증가함에따라 트랜지스터와 같은 단일 소자(discrete device)의 크기가 점점 작아지고 있다. 이에 따라, 트랜지스터의 채널 길이도 감소하여 짧은 채널효과를 억제시키기가 어렵다. 또한, 반도체소자의 소비전력을 낮추기 위하여 동작전압이 기존의 5.0V에서 3.3V 또는 그 이하로 낮아지는 추세에 있으며, 이에 적합하도록 낮은 문턱전압을 갖는 트랜지스터를 형성하여야 한다.

이와 같이 저전력 고집적 반도체소자를 구현하기 위해서는 트랜지스터의 문턱전압을 낮게 조절하여야 하며, 채널 길이를 작게 형성하여야 한다. 그러나, 문턱전압을 낮게 조절하기 위해서는 트랜지스터의 채널영역의 불순물 농도를 낮게 조절하여야 하므로 짧은 채널효과를 억제시키기가 어렵다. 따라서, NMOS 트랜지스터와 PMOS 트랜지스터로 구성된 CMOS 회로로 설계된 반도체소자가 대기상태(stand-by mode)에 있을 때 전원단자와 접지단자 사이에 흐르는 누설전류가 증가하여 전력소모를 증가시키는 결과를 초래한다.

도 1은 종래의 저전력 고집적 반도체소자에 사용되는 CMOS 회로의 일부분을 도시한 회로도이다.

도 1을 참조하면, 종래의 저전력 고집적 반도체소자는 전원단자(Vcc) 및 접지단자(Vss) 사이에 입력단자(Vin)와 출력단자(Vout)를 구비하면서 소정의 기능을 갖는 CMOS 회로, 예컨대 인버터(inverter) 게이트(1), 낸드(NAND) 게이트(3), 및 노아(NOR) 게이트(5)중 적어도 한 가지 이상의 게이트로 구성된 CMOS 회로로 이루어진다.

상술한 CMOS 회로의 동작을 살펴보면 다음과 같다.

먼저, 액티브(active) 동작은 상기 전원단자(Vcc) 및 상기 접지단자(Vss)에 각각 5.0V이하의 저전압 및 0V를 인가하고, 상기 입력단(Vin)에 소정의 입력신호를 인가함으로써 상기 입력신호가 상기 CMOS 회로를 거쳐서 출력단(Vout)에 원하는 파형의 출력신호가 나오는 상태를 의미한다. 이와 같이 액티브 동작은 CMOS 회로 내의 모든 게이트들이 동작하는 상태를 말한다.

다음에, 대기 상태(stand-by mode)는 상기 전원단자(Vcc) 및 상기 접지단자(Vss)에 각각 5.0V이하의 저전압 및 0V를 인가하고 상기 입력단자(Vin)에 어떤 신호도 가하지 않은 상태를 의미한다. 따라서, 대기상태에서는 상기 CMOS 회로가 동작하지 않는 상태이다. 이에 따라, 대기상태에서 전원전압(Vcc) 및 접지단자(Vss) 사이에 흐르는 전류, 즉 대기전류(stand-by current)는 상기 CMOS회로를 구성하는 NMOS 트랜지스터 및 PMOS 트랜지스터의 소오스 영역과 드레인 영역 사이의 펀치쓰루(punch-through) 현상에 의한 누설전류에 기인한다. 이때, 상기 NMOS 트랜지스터 및 PMOS 트랜지스터의 문턱전압이 저전압 반도체소자에 적합하도록 낮게 설계되어진 경우에는 채널영역의 농도가 낮으므로 펀치쓰루 현상이 심하게 발생된다. 따라서, 트랜지스터의 누설전류가 일정 값 이상을 보이므로 대기상태에서의 소비전력이 증가한다. 여기서, 트랜지스터의 문턱전압을 낮게 설계하는 이유는 낮은 동작전압에서 트랜지스터의 스위칭 속도를 향상시키기 위함이다.

상술한 바와 같이 종래의 저전압 고집적 반도체소자는 낮은 동작전압에서 일정 동작속도를 얻기 위하여 트랜지스터의 문턱전압을 낮게 설계함으로써, 대기 전류가 증가하는 문제점을 갖는다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 CMOS회로 및 전원단자 사이에 CMOS 회로를 구성하는 PMOS 트랜지스터의 문턱전압보다 높은 문턱전압을 갖는 PMOS 스위칭 트랜지스터를 추가로 접속시키거나 CMOS회로 및 접지단자 사이에 CMOS 회로를 구성하는 NMOS 트랜지스터의 문턱전압보다 높은 문턱전압을 갖는 NMOS 스위칭 트랜지스터를 추가로 접속시킴으로써, 대기 전류를 감소시킬 수 있는 저전압 고집적 반도체소자를 제공하는 데 있다.

도 1은 종래의 저전압 고집적 반도체소자에 사용되는 CMOS 회로의 일 부분을 도시한 회로도이다.

도 2는 본 발명의 일 실시예에 의한 저전압 고집적 반도체소자의 CMOS 회로의 일 부분을 도시한 회로도이다.

도 3은 본 발명의 다른 실시예에 의한 저전압 고집적 반도체소자의 CMOS 회로의 일 부분을 도시한 회로도이다.

상기 기술적 과제를 이루기 위한 본 발명의 저전압 고집적 반도체소자는 동작전압이 인가되는 전원단자 및 접지단자와, 입력단자와 출력단자를 구비하면서 일단부가 상기 접지단자와 접속된 CMOS 회로부와, 상기 CMOS 회로부를 구성하는 PMOS 트랜지스터의 문턱전압보다 높은 문턱전압을 가지면서 상기 CMOS 회로부의 타단부와 드레인 영역이 접속되고 상기 전원단자와 소오스 영역이 접속된 PMOS 스위칭 트랜지스터를 구비하는 것을 특징으로 한다.

바람직하게는, 상기 PMOS 스위칭 트랜지스터는 대기 상태에서 오프(off)되고 액티브 상태에서 온(on)되는 것을 특징으로 한다.

상기 기술적 과제를 이루기 위한 본 발명의 다른 저전압 고집적 반도체소자는 동작전압이 인가되는 전원단자 및 접지단자와, 입력단자와 출력단자를 구비하면서 일단부가 상기 전원단자와 접속된 CMOS 회로부와, 상기 CMOS 회로부를 구성하는 NMOS 트랜지스터의 문턱전압보다 높은 문턱전압을 가지면서 상기 CMOS 회로부의 타단부와 드레인 영역이 접속되고 상기 전원단자와 소오스 영역이 접속된 NMOS 스위칭 트랜지스터를 구비하는 것을 특징으로 한다.

바람직하게는, 상기 NMOS 스위칭 트랜지스터는 대기 상태에서 오프되고 액티브 상태에서 온되는 것을 특징으로 한다.

본 발명에 의하면, 대기 상태에서 PMOS 스위칭 트랜지스터 또는 NMOS 트랜지스터가 전원단자와 접지단자 사이에 흐르는 누설전류를 차단하여 대기전류를 감소시킬 수 있으므로 대기 상태에서의 소비 전력 특성이 우수한 저전력 고집적 반도체소자를 구현할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.

도 2는 본 발명에 따른 저전압 고집적 반도체소자의 일 실시예를 설명하기 위한 회로도이다.

도 2를 참조하면, 본 발명의 일 실시예에 의한 저전압 고집적 반도체소자는 동작전압이 인가되는 전원단자(Vcc) 및 접지단자(Vss)와, 입력단자(Vin)와 출력단자(Vout)를 구비하면서 일단부가 상기 접지단자(Vss)와 접속되고 NMOS 트랜지스터와 PMOS 트랜지스터로 구성된 CMOS 회로부와, 상기 CMOS 회로부를 구성하는 PMOS 트랜지스터의 문턱전압보다 높은 문턱전압을 가지면서 상기 CMOS 회로부의 타단부(Vdd')와 드레인 영역이 접속되고 상기 전원단자(Vss)와 소오스 영역이 접속된 PMOS 스위칭 트랜지스터(Tp)를 구비한다. 여기서, 상기 CMOS 회로부는 인버터 게이트(11), 낸드(NAND) 게이트(13), 및 노아(NOR) 게이트(15)중 적어도 하나 이상의 게이트로 구성된다. 그리고, 상기 CMOS 회로부를 구성하는 NMOS 트랜지스터 및 PMOS 트랜지스터는 각각 0.2V 내지 0.5V의 낮은 문턱전압 및 -0.3V 내지 -0.6V의 낮은 문턱전압을 갖도록 형성된다. 또한, 상기 PMOS 스위칭 트랜지스터(Tp)는 상기 CMOS 회로부를 구성하는 PMOS 트랜지스터의 문턱전압보다 높은 문턱전압, 예컨대 -0.6 내지 -1.2V의 문턱전압을 갖는다. 상기 PMOS 스위칭 트랜지스터(Tp)의 게이트 전극(Gp)에는 본 발명의 저전압 고집적 반도체소자가 액티브 동작상태일 경우 접지전위가 인가되고, 본 발명의 저전압 고집적 반도체소자가 대기 상태일 경우 전원단자(Vcc)에 인가되는 동작전압과 동일한 전압이 인가되도록 주변회로(도시하지 않음)로부터 제어된다.

이와 같이 구성된 본 발명의 저전압 고집적 반도체소자의 동작상태를 살펴보면 다음과 같다.

먼저 액티브 동작상태를 살펴보면, 상기 전원단자(Vcc) 및 접지단자(Vss)에 각각 2.0V 내지 5.0V의 저전압 및 0V를 인가하고, 상기 PMOS 스위칭 트랜지스터의 게이트 전극(Gp)에 접지전위를 인가하여 PMOS 스위칭 트랜지스터(Tp)를 턴온시킴으로써, 상기 CMOS 회로부의 타단부(Vdd')에 전원전압이 인가되도록 한다. 다음에, 상기 CMOS 회로부의 입력단자(Vin)에 소정의 신호를 가하여 상기 CMOS 회로부를 구성하는 게이트들(11, 13, 15)을 모두 동작시킴으로써, 상기 출력단자(Vout)에 원하는 파형의 출력신호를 내보낸다.

다음에 대기상태를 살펴보면, 상기 전원단자(Vcc) 및 접지단자(Vss)에 각각 2.0V 내지 5.0V의 저전압 및 0V를 인가하고, 상기 PMOS 스위칭 트랜지스터(Tp)의 게이트 전극(Gp)에 전원단자에 인가된 전압과 동일한 전압을 인가하여 PMOS 스위칭 트랜지스터(Tp)를 턴오프시킨다. 이와 같이 PMOS 스위칭 트랜지스터(Tp)의 게이트 전극(Gp)에 전원전압과 동일한 전압을 인가하면, PMOS 스위칭 트랜지스터(Tp)의 문턱전압이 -0.6V 내지 1.2V 정도의 높은 값을 갖기 때문에 PMOS 스위칭 트랜지스터(Tp)가 완전히 오프된다. 이에 따라, 전원단자(Vdd)와 접지단자(Vss) 사이에 흐르는 누설전류를 극소화시킬 수 있다.

도 3은 본 발명에 따른 저전압 고집적 반도체소자의 다른 실시예를 설명하기 위한 회로도이다.

도 3을 참조하면, 본 발명의 다른 실시예에 의한 저전압 고집적 반도체소자는 동작전압이 인가되는 전원단자(Vcc) 및 접지단자(Vss)와, 입력단자(Vin)와 출력단자(Vout)를 구비하면서 일단부가 상기 전원단자(Vcc)와 접속되고 NMOS 트랜지스터와 PMOS 트랜지스터로 구성된 CMOS 회로부와, 상기 CMOS 회로부를 구성하는 NMOS 트랜지스터의 문턱전압보다 높은 문턱전압을 가지면서 상기 CMOS 회로부의 타단부(Vss')와 드레인 영역이 접속되고 상기 전원단자(Vss)와 소오스 영역이 접속된 NMOS 스위칭 트랜지스터(Tn)를 구비한다. 여기서, 상기 CMOS 회로부는 인버터 게이트(21), 낸드(NAND) 게이트(23), 및 노아(NOR) 게이트(25)중 적어도 하나 이상의 게이트로 구성된다. 그리고, 상기 CMOS 회로부를 구성하는 NMOS 트랜지스터 및 PMOS 트랜지스터는 각각 0.2V 내지 0.5V의 낮은 문턱전압 및 -0.3V 내지 -0.6V의 낮은 문턱전압을 갖도록 형성된다. 또한, 상기 NMOS 스위칭 트랜지스터(Tn)는 상기 CMOS 회로부를 구성하는 NMOS 트랜지스터의 문턱전압보다 높은 문턱전압, 예컨대 0.6 내지 1.0V의 문턱전압을 갖는다. 상기 NMOS 스위칭 트랜지스터(Tn)의 게이트 전극(Gn)에는 본 발명의 저전압 고집적 반도체소자가 액티브 동작상태일 경우 전원단자(Vcc)에 가해진 전압과 동일한 전압이 인가되고, 본 발명의 저전압 고집적 반도체소자가 대기 상태일 경우 접지전위인 OV가 인가되도록 주변회로(도시하지 않음)로부터 제어된다.

이와 같이 구성된 본 발명의 저전압 고집적 반도체소자의 동작상태를 살펴보면 다음과 같다.

먼저 액티브 동작상태를 살펴보면, 상기 전원단자(Vcc) 및 접지단자(Vss)에 각각 2.0V 내지 5.0V의 저전압 및 0V를 인가하고, 상기 NMOS 스위칭 트랜지스터(Tn)의 게이트 전극(Gn)에 전원단자(Vcc)에 인가된 전압과 동일한 전압을 인가하여 NMOS 스위칭 트랜지스터(Tn)를 턴온시킴으로써, 상기 CMOS 회로부의 타단부(Vss')에 접지전위가 인가되도록 한다. 다음에, 상기 CMOS 회로부의 입력단자(Vin)에 소정의 신호를 가하여 상기 CMOS 회로부를 구성하는 게이트들(21, 23, 25)을 모두 동작시킴으로써, 상기 출력단자(Vout)에 원하는 파형의 출력신호를 내보낸다.

다음에 대기상태를 살펴보면, 상기 전원단자(Vcc) 및 접지단자(Vss)에 각각 2.0V 내지 5.0V의 저전압 및 0V를 인가하고, 상기 NMOS 스위칭 트랜지스터(Tn)의 게이트 전극(Gn)에 접지전위인 0V를 인가하여 NMOS 스위칭 트랜지스터(Tn)를 턴오프시킨다. 이와 같이 NMOS 스위칭 트랜지스터(Tn)의 게이트 전극(Gn)에 0V를 인가하면, NMOS 스위칭 트랜지스터(Tn)의 문턱전압이 0.6V 내지 1.0V 정도의 높은 값을 갖기 때문에 NMOS 스위칭 트랜지스터(Tn)가 완전히 오프된다. 이에 따라, 전원단자(Vdd)와 접지단자(Vss) 사이에 흐르는 누설전류를 극소화시킬 수 있다.

본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.

상술한 바와 같이 본 발명의 실시예들에 의하면, 전원단자 및 CMOS 회로부 사이에 CMOS 회로부를 구성하는 PMOS 트랜지스터의 문턱전압보다 높은 문턱전압을 갖는 PMOS 스위칭 트랜지스터를 접속시키거나 접지단자 및 CMOS 회로부 사이에 CMOS 회로부를 구성하는 NMOS 트랜지스터의 문턱전압보다 높은 문턱전압을 갖는 NMOS 스위칭 트랜지스터를 접속시킴으로써, 대기 상태에서 PMOS 스위칭 트랜지스터 또는 NMOS 스위칭 트랜지스터를 턴오프시키어 CMOS 회로부로부터 발생하는 누설전류에 기인하는 대기전류를 극소화시킬 수 있다. 따라서, 대기상태에서의 소비전력 특성을 개선시킬 수 저전압 고집적 반도체소자를 구현할 수 있다.

Claims (4)

1. 동작전압이 인가되는 전원단자 및 접지단자;

   입력단자와 출력단자를 구비하면서 일단부가 상기 접지단자와 접속된 CMOS 회로부; 및

   상기 CMOS 회로부를 구성하는 PMOS 트랜지스터의 문턱전압보다 높은 문턱전압을 가지면서 상기 CMOS 회로부의 타단부와 드레인 영역이 접속되고 상기 전원단자와 소오스 영역이 접속된 PMOS 스위칭 트랜지스터를 구비하는 것을 특징으로 하는 저전력 고집적 반도체소자.
2. 제1항에 있어서, 상기 PMOS 스위칭 트랜지스터는 대기 상태에서 오프(off)되고 액티브 상태에서 온(on)되는 것을 특징으로 하는 저전력 고집적 반도체소자.
3. 동작전압이 인가되는 전원단자 및 접지단자;

   입력단자와 출력단자를 구비하면서 일단부가 상기 전원단자와 접속된 CMOS 회로부; 및

   상기 CMOS 회로부를 구성하는 NMOS 트랜지스터의 문턱전압보다 높은 문턱전압을 가지면서 상기 CMOS 회로부의 타단부와 드레인 영역이 접속되고 상기 전원단자와 소오스 영역이 접속된 NMOS 스위칭 트랜지스터를 구비하는 것을 특징으로 하는 저전력 고집적 반도체소자.
4. 제3항에 있어서, 상기 NMOS 스위칭 트랜지스터는 대기 상태에서 오프되고 액티브 상태에서 온되는 것을 특징으로 하는 저전력 고집적 반도체소자.