KR19980037917A - 반도체 메모리 장치의 리페어 어드레스 검출회로 - Google Patents

반도체 메모리 장치의 리페어 어드레스 검출회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 장시간에 걸친 독출 동작으로 인해 온 셀이 오프 셀로 독출되는 독출 리텐션(read retention)을 방지할 수 있는 반도체 메모리 장치의 리페어 어드레스 검출회로에 관한 것으로서, 복수개의 도전경로들과; 전원전압에 응답하여 소정 레벨의 구동신호들을 출력하는 구동신호 발생부와; 데이터들이 각각 저장된 복수개의 퓨즈 셀들로 이루어진 퓨즈 셀 어레이와; 상기 구동신호 발생부로부터 출력된 상기 구동신호들에 응답하여 상기 퓨즈 셀들에 각각 저장된 상기 데이터들을 대응되는 상기 각 도전경로로 출력하는 복수개의 구동수단들로 이루어진 구동부와; 상기 도전경로들로부터 각각 전달된 상기 데이터들을 각각 저장하는 복수개의 저장수단들로 이루어진 저장부와; 상기 저장수단들로부터 각각 출력된 상기 데이터들과 외부로부터 인가되는 제 1 신호들을 입력받아, 상기 데이터들에 응답하여 제 2 신호들을 각각 출력하는 복수개의 전달수단들로 이루어진 전달부와; 상기 전달수단들로부터 출력된 상기 제 2 신호들과 외부로부터 인가되는 제 3 신호에 응답하여 제 4 신호를 출력하는 디코딩부로 이루어졌다.

Description

반도체 메모리 장치의 리페어 어드레스 검출회로.(a circuit of detecting repair address of semiconductor memory device)
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 장시간에 걸친 독출 동작으로 인해 온 셀이 오프 셀로 독출되는 독출 리텐션(read retention)을 방지할 수 있는 반도체 메모리 장치의 리페어 어드레스 검출회로에 관한 것이다.
도 1에는 리페어 어드레스 저장수단으로 레이저 퓨즈를 사용한 리페어 어드레스 검출회로를 보여주는 회로도가 도시되어 있다.
도 1을 참조하면, 칩이 인에이블(enable)되면 즉 칩 인에이블 신호(CE)가 로우 레벨(low level)로 인가되면 노드 1은 PMOS 트랜지스터(M1)를 통해 전원전압(VCC)으로 챠지된다. 만약, 결함이 있는 셀이 없다면 소정의 어드레스(Ai, i = 0 - 2)가 입력되더라도 퓨즈를 통한 디스챠지 통로가 없기 때문에 상기 노드 1의 전압레벨은 하이 레벨(high level)이 되고 리던던시 선택신호(REDi)는 로우 레벨(low level)로 리던던시가 선택되지 않는다. 반면에 상기 어드레스(Ai)가 '101'에 해당하는 셀에 결함이 발생하여 리페어되었다면 퓨즈들(F1, F4, F5)이 레이저를 이용하여 커팅된다. 이로인해, NMOS 트랜지스터들(M2, M5, M6)을 통한 디스챠지 통로를 통해 상기 노드 1은 초기에 프리챠지된 전원전압(VCC)에서 접지전압(VSS)의 로우 레벨(low level)로 남아있게 된다. 따라서, 리던던시 선택신호(REDi)는 하이 레벨(high level)이 되어 리던던시가 선택된다.
도 2에는 종래 기술에 따른 반도체 메모리 장치의 리페어 어드레스 검출회로를 보여주는 회로도가 도시되어 있다.
도 2를 참조하면, 종래의 리페어 어드레스 저장수단으로 사용되었던 퓨즈 셀(FC)은 프로그램용 트랜지스터(M9, transistor for programming)와 독출용 트랜지스터(M10, transistor for reading)로 구성되어 있다. 상기 트랜지스터들(M9, M10)은 플로팅 게이트(3)를 공유하며 각 소오스가 접지전압(VSS)이 인가되는 접지단자(2)에 그리고 각 제어게이트(4, 또는 선택게이트)가 게이트 전압이 인가되는 신호라인(RWL)에 공통 연결되어 있다. 상기 프로그램용 트랜지스터(M9)가 프로그램 조건[드레인에 전원전압(VCC)이 게이트에 약 10볼트가 인가되는 것]에 따라 프로그램되면 상기 플로팅 게이트(3)를 공유하는 상기 독출용 트랜지스터(M10)의 문턱전압(threshold voltage)이 동시에 증가하여 독출시 오프 셀(off cell)로 읽혀지도록 구현된 것이다. 상기 퓨즈 셀(FC)에 대한 특성은 USP no. : 5,329,487 'TWO TRANGISTOR FLASH EPROM CELL' 에 상세히 게재되어 있다.
상기 퓨즈 셀(FC)은 초기에 UV(ultraviolet)를 이용하여 소거된 상태의 온 셀(on cell)로 읽혀지며, 리페어될 어드레스에 대한 퓨즈 셀(FC)은 프로그램되어 오프 셀(off cell)로 읽혀진다. 상기 리페어 어드레스에 해당하는 퓨즈 셀(FC)의 프로그램용 트랜지스터(M9)에 연결된 PMOS 트랜지스터(M8)의 게이트 전압(PRGM)이 로우 레벨(low level)로 인가되면, 노드 2는 상기 트랜지스터(M8)를 통해 전원전압(예를들면, 5볼트)으로 챠지된다. 그리고, 상기 퓨즈 셀(FC)의 제어게이트들(4)에는 신호라인(RWL)을 통해 각각 프로그램 전압(약 10볼트)이 인가된다. 이때, NMOS 트랜지스터(M11)의 게이트 전압(RSEL)은 0볼트가 인가되어 노드 3은 0볼트가 유지된다. 이로서, 상기 프로그램용 트랜지스터(M9)의 드레인 및 게이트 전압은 프로그램 조건이 만족되기 때문에 상기 프로그램용 트래지스터(M9)의 플로팅 게이트(3)에는 전자들이 주입된다. 이에따라, 상기 독출용 트랜지스터(M10)의 문턱전압이 상기 프로그램용 트랜지스터(M9)와 함께 상승되며 독출 동작시 오프 셀(off cell)로 읽혀지게 된다.
만약 퓨즈 셀들(FC) 중 어느 하나가 온 셀이면 외부로부터 인가되는 소정의 어드레스 신호들(A0, A1, A2, A3)이 1111일 때 리페어 어드레스 신호들(RA0, RA1, RA2, RA3)은 1011로 출력된다. 따라서, 상기 리페어 어드레스 신호들(RA0, RA1, RA2, RA3)은 디코더(5)를 통해 로우 레벨(low level)의 리던던시(로우 또는 칼럼) 선택신호(REDi)가 출력되기 때문에 리던던시는 선택되지 않는다. 그리고, 상기 퓨즈 셀들(FC)이 모두 오프 셀이면 상기 어드레스 신호들(A0, A1, A2, A3)이 1111일 때 상기 리페어 어드레스 신호들(RA0, RA1, RA2, RA3)은 1111로 출력된다. 따라서, 상기 리페어 어드레스 신호들(RA0, RA1, RA2, RA3)은 디코더(5)를 통해 하이 레벨(high level)의 리던던시(로우 또는 칼럼) 선택신호(REDi)가 출력되기 때문에 리던던시는 선택된다. 여기서, 상기 디코더(5)로 인가되는 리던던시 인에이블 신호(REDen)는 리던던시가 존재하면 항상 로우 레벨(low level)로 인가된다.
종래 기술에 따른 리페어 어드레스의 검출방법을 참조도면 도 2에 의거하여 상세히 설명하면 다음과 같다.
도 2에 도시된 퓨즈 셀(FC)의 제어게이트(4)에 전원전압(VCC, 5V)을 가하고 NMOS 트랜지스터(M11)의 게이트에는 전원전압(VCC)에 비해 낮은 전압(약 2볼트 : 노드 3의 전압을 낮추기 위함)을 인가할 경우, 상기 퓨즈 셀(FC)의 독출 트랜지스터(M10)가 온 셀일 때와 오프 셀일 때의 두가지 경우로 나누어 설명할 수 있다. 먼저, 상기 퓨즈 셀(FC)이 소거된 상태(리페어되지 않았다면)라면 독출용 트랜지스터(M10)가 온 셀(on cell)이기 때문에 PMOS 트랜지스터(M12)로부터 공급되는 전원전압(VCC)은 NMOS 트랜지스터(M11) 및 상기 독출용 트랜지스터(M10)를 통하여 디스챠지(discharge)되므로 노드 4의 전압레벨은 로우 레벨(low level)이 된다. 여기서, 상기 PMOS 트랜지스터(M12)의 챠지 공급 능력에 비해 상기 NMOS 트랜지스터(M11)의 디스챠지 능력이 크도록 사이징(sizing)되어야 한다. 따라서, 인버터들(I5, I6)을 통해 전송게이트(T1)가 도통되어 리페어 어드레스(RAi)는 외부로부터 인가되는 어드레스(Ai)의 반전된 값을 갖는다. 즉, 임의의 어드레스 신호(A0)가 '1'일 때 리페어 어드레스 신호(RA0)는 '0'가 되어 디코더(5)를 통해 리던던시 선택신호(RED)는 로우 레벨(low level)로 출력되기 때문에 리던던시는 선택되지 않는다.
다음, 상기 퓨즈 셀(FC)이 프로그램된 상태(리페어된 상태)라면 상기 독출용 트랜지스터(M10)가 오프 셀(off cell)이기 때문에 상기 PMOS 트랜지스터(M12)로부터 공급된 전원전압(VCC)은 디스챠지될 통로가 없으므로 상기 노드 4는 하이 레벨(high level)로 유지된다. 따라서, 상기 인버터들(I5, I6)을 통해 전송게이트(T2)가 도통되어 상기 리페어 어드레스(RAi)는 상기 어드레스(Ai)가 그대로 출력된다. 즉, 상기 어드레스(A0, A1, A2, A3)가 1111인 어드레스일 경우 네 개의 퓨즈 셀들(FC)이 모두 프로그램되었다면 리페어 어드레스(RA0, RA1, RA2, RA3)는 1111로 출력되며, 이때 리던던시는 선택된다.
그러나, 상술한 종래 반도체 메모리 장치의 리페어 어드레스 검출회로에 의하면, 각 퓨즈 셀(FC)에 저장된 데이터에 따른 리페어 어드레스를 검출하기 위해서는 항상 상기 퓨즈 셀(FC)이 활성화되어 있는 칩 인에이블 상태를 유지해야 한다. 이로인해, 장시간에 걸친 독출 동작으로 온 셀(on cell)의 문턱전압이 증가하여 오프 셀(off cell)로 읽혀지는 독출 리텐션(read retention)이 발생하는 문제점이 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 장시간에 걸친 독출 동작으로 인해 온 셀이 오프 셀로 독출되는 독출 리텐션을 방지할 수 있는 반도체 메모리 장치의 리페어 어드레스 검출회로를 제공하는데 있다.
도 1은 리페어 어드레스 저장수단으로 레이저 퓨즈를 사용한 리페어 어드레스 검출회로를 보여주는 회로도;
도 2는 종래 기술에 따른 반도체 메모리 장치의 리페어 어드레스 검출회로를 보여주는 회로도;
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 리페어 어드레스 검출회로의 구성을 보여주는 블록도;
도 4는 본 발명의 바람직한 실시예에 따른 인에이블신호 발생부를 보여주는 회로도;
도 5는 본 발명의 바람직한 실시예에 따른 동작 타이밍도,
*도면의 주요 부분에 대한 부호 설명
10 : 구동신호 발생부20 : 퓨즈 셀 어레이
30 : 구동부40 : 저장부
50 : 전달부60 : 디코딩부
70 : 인에이블신호 발생부
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 복수개의 도전경로들과; 전원전압에 응답하여 소정 레벨의 구동신호들을 출력하는 구동신호 발생부와; 데이터들이 각각 저장된 복수개의 퓨즈 셀들로 이루어진 퓨즈 셀 어레이와; 상기 구동신호 발생부로부터 출력된 상기 구동신호들에 응답하여 상기 퓨즈 셀들에 각각 저장된 상기 데이터들을 대응되는 상기 각 도전경로로 출력하는 복수개의 구동수단들로 이루어진 구동부와; 상기 도전경로들로부터 각각 전달된 상기 데이터들을 각각 저장하는 복수개의 저장수단들로 이루어진 저장부와; 상기 저장수단들로부터 각각 출력된 상기 데이터들과 외부로부터 인가되는 제 1 신호들을 입력받아, 상기 데이터들에 응답하여 제 2 신호들을 각각 출력하는 복수개의 전달수단들로 이루어진 전달부와; 상기 전달수단들로부터 출력된 상기 제 2 신호들과 외부로부터 인가되는 제 3 신호에 응답하여 제 4 신호를 출력하는 디코딩부를 포함한다.
이 실시예에 있어서, 상기 구동신호 발생부는 p채널 도전형의 MOS 트랜지스터, p채널 도전형의 디플리숀 MOS 트랜지스터, 인버터들, 그리고 낸드게이트로 구비된다.
이 실시예에 있어서, 상기 퓨즈 셀 어레이의 각 퓨즈 셀은 플래쉬 메모리, EPROM, EEPROM, OTP EPROM, 그리고 기타 불휘발성 메모리 중 어느 하나로 구비된다.
이 실시예에 있어서, 상기 각 구동수단은 제 5 신호에 응답하여 대응되는 상기 각 퓨즈 셀로 제 1 전압레벨을 전달하는 p채널 도전형의 MOS 트랜지스터와; 상기 구동신호에 응답하여 상기 각 퓨즈 셀에 저장된 각 데이터를 대응되는 상기 각 도전경로로 전달하는 n채널 도전형의 MOS 트랜지스터와; 상기 구동신호에 응답하여 대응되는 상기 각 도전경로를 제 1 전압레벨로 프리챠지하는 p채널 도전형의 MOS 트랜지스터로 구비된다.
이 실시예에 있어서, 상기 각 저장수단은 래치된 인버터들로 구비된다.
이 실시예에 있어서, 상기 각 전달수단은 인버터들과 전송 게이트들로 구비된다.
이 실시예에 있어서, 상기 디코딩부는 낸드게이트들과 노어게이트로 구비된다.
이 실시예에 있어서, 상기 반도체 메모리 장치의 리페어 어드레스 검출회로는 상기 제 3 신호를 출력하는 인에이블신호발생부를 더 포함한다.
이 실시예에 있어서, 상기 인에이블신호발생부는 리던던시가 존재할 경우 프로그램되는 퓨즈 셀 수단과; 상기 구동신호 발생부로부터 출력된 상기 구동신호들에 응답하여 상기 퓨즈 셀 수단에 저장된 데이터를 출력하는 구동수단과; 상기 구동수단으로부터 출력된 상기 데이터를 저장하는 저장수단을 포함한다.
이 실시예에 있어서, 상기 제 3 신호는 리던던시가 존재할 경우 제 2 전압레벨로 출력된다.
이 실시예에 있어서, 상기 퓨즈 셀 수단은 플래쉬 메모리, EPROM, OTP EPROM, EEPROM, 그리고 기타 불휘발성 메모리 중 어느 하나의 퓨즈 셀로 구비된다.
이 실시예에 있어서, 상기 구동수단은 상기 제 5 신호에 응답하여 상기 퓨즈 셀로 제 1 전압레벨을 전달하는 p채널 도전형의 MOS 트랜지스터와; 상기 구동신호에 응답하여 상기 퓨즈 셀에 저장된 데이터를 상기 저장수단으로 출력하는 n채널 도전형의 MOS 트랜지스터와; 상기 구동신호에 응답하여 노드 2를 제 1 전압레벨로 프리챠지하는 p채널 도전형의 MOS 트랜지스터로 구비된다.
이 실시예에 있어서, 상기 저장수단은 인버터들로 구비된다.
이와같은 회로에 의해서, 전원전압 파워업시 낮은 전압에서 퓨즈 셀에 저장된 데이터를 독출하고 상기 독출된 데이터를 저장수단에 저장함으로서 장시간에 걸친 독출 동작으로 인한 독출 리텐션을 방지할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 3 내지 도 5에 의거하여 상세히 설명한다.
도 3에는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 리페어 어드레스 검출회로의 구성을 보여주는 회로도가 도시되어 있다.
도 3에 도시된 본 발명의 바람직한 실시예에 따른 리페어 어드레스 검출회로는 구동신호 발생부(10), 퓨즈 셀 어레이(20), 구동부(30), 저장부(40), 전달부(50), 그리고 디코딩부(60)로 구성되어 있다. 상기 퓨즈 셀 어레이부(20)는 각각 데이터를 저장할 수 있는 불휘발성 메모리 셀로 구비된 복수개의 퓨즈 셀들(M13)로 이루어졌다. 상기 퓨즈 셀들(M13)은 플래쉬 메모리, EPROM, EEPROM, OTP EPROM, 그리고 기타 불휘발성 메모리 중 어느 하나로 구성될 수 있음은 자명한 사실이다. 그리고, 상기 구동신호 발생부(10)는 상기 퓨즈 셀 어레이부(20)의 각 퓨즈 셀(M13)을 구동시키기 위한 구동신호들(RWL, REL, SETR)을 출력하며, PMOS 트랜지스터(M17)와 디플리숀형 PMOS 트랜지스터(M18)와 복수개의 인버터들(I12 - I15)과 낸드 게이트(G4)로 구성되어 있다. 즉, 전원전압(VCC)이 소정 전압레벨(예를들면, 4.5볼트)로 파워업되는 동안 상기 구동신호(SETR)는 로우 레벨(low level)로 유지되고 상기 구동신호들(RWL, RSEL)은 상기 전원전압(VCC)과 함께 파워업된다. 이후, 상기 전원전압(VCC)이 소정 전압레벨이 되면 상기 구동신호(SETR)는 하이 레벨(high level)로 천이되고 상기 구동신호들(RWL, RSEL)은 상기 전원전압(VCC)이 안정된 전압레벨(예를들면, 5볼트)로 파워업되었을 때 로우 레벨(low level)로 천이된다.
상기 구동부(30)는 상기 퓨즈 셀들(M13)에 각각 대응되는 복수개의 구동수단들(22)로 구비되어 있다. 상기 각 구동수단(22)은 상기 구동신호 발생부(10)로부터 출력된 상기 구동신호들(RWL. RSEL, SETR)에 응답하여 상기 각 퓨즈 셀(M13)에 저장된 데이터들을 대응되는 각 도전경로(L1 - L2)로 출력한다. 그리고, 상기 각 구동수단(22)은 PMOS 트랜지스터(M16)와 NMOS 트랜지스터들(M14, M15)로 이루어졌다. 상기 PMOS 트랜지스터(M14)는 외부로부터 인가되는 프로그램 신호(RPGM)에 응답하여 상기 퓨즈 셀(M13)의 드레인으로 전원전압(VCC)을 전달한다. 상기 NMOS 트랜지스터(M15)는 상기 구동신호(RSEL)에 응답하여 상기 각 퓨즈 셀(M13)로부터 출력된 데이터들을 상기 각 도전경로(L1 - L2)로 전달한다. 상기 PMOS 트랜지스터(M16)는 상기 구동신호(SETR)에 응답하여 대응되는 상기 각 도전경로(L1 - L2)를 전원전압(VCC)으로 프리챠지한다.
그리고, 상기 전달부(40)는 상기 각 도전경로들(L1 - L2)에 각각 대응되는 복수개의 전달수단들(42)로 구비되며, 상기 각 전달수단(42)은 대응되는 상기 각 저장수단(32)으로부터 출력된 상기 각 데이터와 외부로부터 인가되는 어드레스 신호들(Ai, i = 0 - 3)을 입력받아 상기 각 데이터의 전압레벨에 따라 각각 리페어 어드레스 신호들(RAi)을 출력한다. 그리고, 상기 각 전달수단(42)은 인버터들(I9, I10)과 전송게이트들(T3, T4)로 이루어진다. 상기 디코딩부(60)는 상기 전달수단들(42)로부터 출력된 상기 리페어 어드레스 신호들(RAi)과 외부로부터 인가되는 리던던시 인에이블 신호(REDen)에 응답하여 소정 레벨의 리던던시 선택신호(RED)를 출력하며, 낸드게이트들(G1, G2)과 노어게이트(G3)로 이루어졌다.
도 4에는 본 발명의 바람직한 실시예에 따른 인에이블신호 발생부의 회로를 보여주는 회로도가 도시되어 있다.
도 4를 참조하면, 본 발명의 바람직한 실시예에 따른 인에이블신호 발생부(70)는 퓨즈 셀 수단(62), 구동수단(64), 그리고 저장수단(66)으로 구성되어 있다. 상기 퓨즈 셀 수단(62)은 리던던시가 존재할 경우 프로그램되며, 플래쉬 메모리, EPROM, EEPROM, OTP(one-time programmable) EPROM, 그리고 기타 불휘발성 메모리 중 어느 하나의 퓨즈 셀(M19)로 구비된다. 상기 구동수단(64)은 도 3의 구동신호 발생부(10)로부터 출력된 소정 레벨의 구동신호들(RWL, RSEL, SETR)에 응답하여 상기 퓨즈 셀(M19)에 저장된 데이터를 출력한다. 그리고, 상기 저장수단(66)은 상기 구동수단(64)으로부터 출력된 상기 데이터를 저장한다. 즉, 상기 퓨즈 셀(M19)이 프로그램되어 있기 때문에 상기 구동수단(64)에 의해 출력되는 데이터의 전압레벨은 하이 레벨(high level)이며 상기 데이터는 상기 저장수단(66)에 저장된다. 따라서, 상기 저장수단(66)에 저장된 로우 레벨(low level)의 리던던시 인에이블 신호(REDen)가 항상 출력된다.
도 5에는 본 발명의 바람직한 실시예에 따른 동작 타이밍도가 도시되어 있다. 도 3 내지 도 5를 참조하면서, 본 발명의 바람직한 실시예에 따른 리페어 어드레스 검출 동작을 설명하면 다음과 같다.
도 5에 도시된 바와같이, 리페어 어드레스 검출 동작은 전원전압(VCC)이 인가되어 일정 레벨(예를들면, 4.5볼트)까지 파워업되는 제 1 구간(①)과 상기 전압전압(VCC)이 일정레벨에 도달한 후 안정된 레벨(예를들면, 5볼트)로 파워업되는 즉 퓨즈 셀에 저장된 데이터를 독출하는 제 2 구간(②)과 상기 전원전압(VCC)이 안정된 레벨을 유지하는 제 3 구간(③)으로 나눠 설명할 수 있다. 먼저, 상기 전원전압(VCC)이 일정레벨로 파워업되는 제 1 구간(①) 동안 내부신호(FPD) 및 구동신호들(RWL, RSEL)은 상기 전원전압(VCC)의 전압레벨을 따르며, 구동신호(SETR)는 이 기간동안 로우 레벨(low level)로 유지된다. 로우 레벨의 상기 구동신호(SETR)에 의해 각 구동수단(22)의 PMOS 트래지스터(M12)가 인에이블(enable)되어 각 도전경로(L1 - L2)를 하이 레벨(high level)로 프리챠지한다.
다음, 상기 전원전압(VCC)이 일정레벨에 도달하는 상기 제 2 구간(②)의 초기에 상기 내부신호(FPD)가 하이 레벨(high level)에서 로우 레벨(low level)로 천이된다. 그리고, 상기 구동신호(SETR)는 로우 레벨(low level)에서 하이 레벨(high level)로 천이되며, 이에따라 상기 각 구동수단(22)의 PMOS 트랜지스터(M16)가 디세이블되어 더 이상 상기 각 도전경로(L1 - L2)를 프리챠지하지 않는다. 또한, 상기 제 2 구간(②) 동안 상기 구동신호들(RWL, RSEL)도 상기 전원전압(VCC)과 함께 계속 증가하고 이 구간에서 각 퓨즈 셀(M13)에 대한 독출동작이 이루어진다. 상기 각 퓨즈 셀(M13)의 상태에 따라 즉, 온 셀(on cell)일 경우 하이 레벨(high level)로 프리챠지된 각 도전경로(L1 - L2)는 상기 온 셀(M13)을 통해 로우 레벨(low level)로 디스챠지되어 각 저장수단(32)에 로우 레벨(low level)이 저장된다.
반면, 상기 퓨즈 셀(M13)이 오프 셀(off cell)일 경우 하이 레벨(high level)로 프리챠지된 각 도전경로(L1 - L2)는 디스챠지 통로가 없기 때문에 초기에 프리챠지된 하이 레벨(high level)로 유지되며 상기 각 저장수단(32)에 하이 레벨(high level)이 저장된다. 여기서, 상기 전원전압(VCC)이 안정된 레벨이 되는 제 3 구간(③) 동안 상기 구동신호들(RWL, RSEL) 및 상기 내부신호(FPD)는 로우 레벨(low level)로 유지되고 상기 구동신호(SETR)는 하이 레벨(high level)로 유지된다. 이에따라, 상기 각 구동수단(32)의 PMOS 트랜지스터(M16)는 디세이블되고, 상기 구동신호들(RWL, RSEL)이 로우 레벨(low level)로 천이되기 때문에 각 도전경로(L1 - L2)의 정보는 그대로 유지된다.
상기 바와같이 각 저장수단(22)에 상기 각 퓨즈 셀(M13)로부터 독출된 데이터가 저장된 상태에서 외부로부터 어드레스 신호들(Ai)이 인가된다. 이때, 임의의 도전경로(L1)가 로우 레벨(퓨즈 셀이 소거된 셀)이면 대응되는 저장수단(32)을 통해 하이 레벨(high level)이 출력되기 때문에 전달수단(44)의 인버터들(I9, I10)에 의해 전송게이트(T3)가 도통된다. 이로써, 임의의 리페어 어드레스 신호(RA0)는 외부로부터 인가되는 임의의 어드레스 신호(A0)가 반전되어 출력된다. 즉, 상기 어드레스 신호(A0)가 '1'일 때 상기 리페어 어드레스 신호(RA0)는 '0'이므로 디코딩부(60)를 통해 리던던시 선택신호(REDn)는 로우 레벨(low level)로 출력되고 리던던시는 선택되지 않는다.
그리고, 상기 임의의 도전경로(L1)가 하이 레벨(퓨즈 셀이 프로그램된 셀)이면 대응되는 상기 저장수단(32)을 통해 로우 레벨(low level)이 출력되기 때문에 상기 전달수단(42)의 상기 인버터들(I9, I10)에 의해 전송게이트(T4)가 도통된다. 따라서, 상기 리페어 어드레스 신호(RA0)는 외부로부터 인가되는 상기 어드레스 신호(A0)가 그대로 출력된다. 즉, 상기 어드레스 신호(A0)가 '1'일 때 상기 리던던시 어드레스 신호(RA0)는 '1'로 출력되기 때문에 상기 디코딩부(60)를 통해 리던던시 선택신호(REDn)는 하이 레벨(high level)로 출력된다. 따라서, 리던던시는 선택된다.
상기한 바와같이, 전원전압이 안정된 레벨로 파워업되는 동안 퓨즈 셀에 저장된 데이터를 독출한 후 상기 독출된 데이터를 저장수단에 저장한다. 이후, 상기 퓨즈 셀은 디세이블 상태로 유지되기 때문에 장시간에 걸친 독출 동작으로 인해 온 셀이 오프 셀로 독출되는 독출 리텐션을 방지할 수 있다.

Claims (13)

  1. 복수개의 도전경로들(L1 - L2)과;
    전원전압(VCC)에 응답하여 소정 레벨의 구동신호들(SETR, RWL, RSEL)을 출력하는 구동신호 발생부(10)와;
    데이터들이 각각 저장된 복수개의 퓨즈 셀들(M13)로 이루어진 퓨즈 셀 어레이(20)와;
    상기 구동신호 발생부(10)로부터 출력된 상기 구동신호들(SETR, RWL, RSEL)에 응답하여 상기 퓨즈 셀들(M13)에 각각 저장된 상기 데이터들을 대응되는 상기 각 도전경로(L1 - L2)로 출력하는 복수개의 구동수단들(22)로 이루어진 구동부(30)와;
    상기 도전경로들(L1 - L2)로부터 각각 전달된 상기 데이터들을 각각 저장하는 복수개의 저장수단들(32)로 이루어진 저장부(40)와;
    상기 저장수단들(32)로부터 각각 출력된 상기 데이터들과 외부로부터 인가되는 제 1 신호들(Ai)(여기서, i는 양의 정수)을 입력받아, 상기 데이터들에 응답하여 제 2 신호들(RAi)을 각각 출력하는 복수개의 전달수단들(42)로 이루어진 전달부(50)와;
    상기 전달수단들(42)로부터 출력된 상기 제 2 신호들(RAi)과 외부로부터 인가되는 제 3 신호(REDen)에 응답하여 제 4 신호(RED)를 출력하는 디코딩부(60)를 포함하는 반도체 메모리 장치의 리페어 어드레스 검출회로.
  2. 제 1 항에 있어서,
    상기 구동신호 발생부(10)는 p채널 도전형의 MOS 트랜지스터(M17), p채널 도전형의 디플리숀 MOS 트랜지스터(M18), 인버터들(I12 - I15), 그리고 낸드게이트(G4)로 구비된 반도체 메모리 장치의 리페어 어드레스 검출회로.
  3. 제 1 항에 있어서,
    상기 퓨즈 셀 어레이(20)의 각 퓨즈 셀(M13)은 플래쉬 메모리, EPROM, EEPROM, OTP EPROM, 그리고 기타 불휘발성 메모리 중 어느 하나로 구비된 반도체 메모리 장치의 리페어 어드레스 검출회로.
  4. 제 1 항에 있어서,
    상기 각 구동수단(22)은 제 5 신호(RPGM)에 응답하여 대응되는 상기 각 퓨즈 셀(M13)로 제 1 전압레벨을 전달하는 p채널 도전형의 MOS 트랜지스터(M14)와; 상기 구동신호(RSEL)에 응답하여 상기 각 퓨즈 셀(M13)에 저장된 각 데이터를 대응되는 상기 각 도전경로(L1 - L2)로 전달하는 n채널 도전형의 MOS 트랜지스터(M15)와; 상기 구동신호(SETR)에 응답하여 대응되는 상기 각 도전경로(L1 - L2)를 제 1 전압레벨로 프리챠지하는 p채널 도전형의 MOS 트랜지스터(M16)로 구비된 반도체 메모리 장치의 리페어 어드레스 검출회로.
  5. 제 1 항에 있어서,
    상기 각 저장수단(32)은 래치된 인버터들(I7, I8)로 구비된 반도체 메모리 장치의 리페어 어드레스 검출회로.
  6. 제 1 항에 있어서,
    상기 각 전달수단(42)은 인버터들(I9, I10)과 전송 게이트들(T3, T4)로 구비된 반도체 메모리 장치의 리페어 어드레스 검출회로.
  7. 제 1 항에 있어서,
    상기 디코딩부(60)는 낸드게이트들(G1, G2)과 노어게이트(G3)로 구비된 반도체 메모리 장치의 리페어 어드레스 검출회로.
  8. 제 1 항에 있어서,
    상기 반도체 메모리 장치의 리페어 어드레스 검출회로는 상기 제 3 신호(REDen)를 출력하는 인에이블신호발생부(70)를 더 포함하는 반도체 메모리 장치의 리페어 어드레스 검출회로.
  9. 제 8 항에 있어서,
    상기 인에이블신호발생부(70)는 리던던시가 존재할 경우 프로그램되는 퓨즈 셀 수단(62)과; 상기 구동신호 발생부(10)로부터 출력된 상기 구동신호들(RWL, RSEL, SETR)에 응답하여 상기 퓨즈 셀 수단(62)에 저장된 데이터를 출력하는 구동수단(64)과; 상기 구동수단(64)으로부터 출력된 상기 데이터를 저장하는 저장수단(66)을 포함한 반도체 메모리 장치의 리페어 어드레스 검출회로.
  10. 제 1 항 또는 제 8 항에 있어서,
    상기 제 3 신호(REDen)는 리던던시가 존재할 경우 제 2 전압레벨로 출력되는 반도체 메모리 장치의 리페어 어드레스 검출회로.
  11. 제 9 항에 있어서,
    상기 퓨즈 셀 수단(62)은 플래쉬 메모리, EPROM, OTP EPROM, EEPROM, 그리고 기타 불휘발성 메모리 중 어느 하나의 퓨즈 셀(M19)로 구비된 반도체 메모리 장치의 리페어 어드레스 검출회로.
  12. 제 9 항에 있어서,
    상기 구동수단(64)은 상기 제 5 신호(RPGM)에 응답하여 상기 퓨즈 셀(M19)로 제 1 전압레벨을 전달하는 p채널 도전형의 MOS 트랜지스터(M20)와; 상기 구동신호(RSEL)에 응답하여 상기 퓨즈 셀(M19)에 저장된 데이터를 상기 저장수단(66)으로 출력하는 n채널 도전형의 MOS 트랜지스터(M21)와; 상기 구동신호(SETR)에 응답하여 노드 2를 제 1 전압레벨로 프리챠지하는 p채널 도전형의 MOS 트랜지스터(M22)로 구비된 반도체 메모리 장치의 리페어 어드레스 검출회로.
  13. 제 9 항에 있어서,
    상기 저장수단(66)은 인버터들(I16, I17)로 구비된 반도체 메모리 장치의 리페어 어드레스 검출회로.
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