KR19980037120A - 비동기전달모드 교환기내의 비채널화 프레임 릴레이 가입자 연동정합장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

ATM 교환기 내에서 비채널화 프레임 릴레이 가입자의 연동을 위한 정합장치.

2. 발명이 해결하려고 하는 기술적 과제

기존 비채널화 프레임 릴레이(FR) 가입자를 ATM 교환기에 수용하기 위한 FR 가입자/ATM 연동 정합 장치를 제공하고자 함.

3. 발명의 해결방법의 요지

T1/E1을 통한 프레임 릴레이(FR) 가입자를 접속할 수 있도록 HDLC 제어기 기능을 제공하는 직렬 통신제어기(306) 및 메모리 제어기를 포함하는 프로세서수단과, 사용자 프레임 데이타를 ATM 셀화 하거나 ATM 스위치 측에서 입력되는 셀을 프레임화하기 위해 AAL5 기능 수행하는 수단과, 상기 AAL5 기능 수행 수단의 데이타 전달 및 제어를 위해 상기 시스템 버스에 연결되는 SRAM의 패킷 메모리(313)와 제어 메모리(314)와, 사용자 및 신호 데이타의 ATM 스위치 측으로의 전달을 수행하는 FIFO(312)와, DPRAM(309)을 구비함.

4. 발명의 중요한 용도

ATM 교환기에 이용됨.

Description

비동기전달모드 교환기내의 비채널화 프레임 릴레이 가입자 연동정합장치

본 발명은 기존 망의 가입자와 비동기전달모드(ATM: Asynchronous Transfer Mode) 망과의 연동장치에 관한 것으로, 특히 연동 기능 중 비채널화 프레임 릴레이 가입자와의 연동을 위한 장치에 관한 것이다.

ATM에 대한 연구 개발 활동과 관심은 확산 일로에 있다. 주지하는바, ATM 서비스는 셀이라는 고정 길이의 패킷을 스위칭하여 제공되는 것으로 이러한 셀 스위칭은 가변 길이 패킷에 비해 고속 스위칭을 위한 스위치 구조의 최적화라든지 다양한 질의 다중 서비스를 동시에 제공할 수 있다는 면에서 기존 서비스(Frame relay, X.25 패킷 스위칭 등)에 비해 장점을 갖는다.

한편으로 프레임 릴레이(이하, FR이라 함) 서비스는 ATM에 비해 일정 페이로드에 대한 오버헤드가 적으므로 더 높은 선로 대역 효율을 갖으며 기존 HDLC 정합 하드웨어를 갖는 사용자 장치에 하드웨어의 변경 없이 관련 소프트웨어만의 추가 구현으로 FR로의 변경이 용이하며 전용선에 비해 훨씬 싼 비용으로 더 나은 성능의 다중 LAN 접속을 가능케 한다. 또한 X.25에 비해 망 자체에서 수행되는 오류 복구 기능 등의 프로토콜을 수행하지 않으므로 그로 인한 전송 지연을 줄이는 대신 에러 없는 종단간의 프레임 전달의 보장을 위한 기능을 종단 장치(PC, Workstation)가 갖도록 하여 망 자체의 부하를 줄였다.

ATM과는 별개로 국내에서는 아직 FR망의 존재가 미미하지만 FR의 위와 같은 장점으로 인해 세계 각국에 이미 FR망 및 관련 사용자 단말 장치의 시장이 지속적인 성장을 유지하고 있으며 이로 인해 ATM과 FR과의 연동은 중요한 사안으로 부각되었다.

본 발명에서는 기존 망에서 ATM망으로의 진화 과정상 필수적인 구현 기능인 연동 기능을 수행하는 장치, 특히 기존 비채널화 FR 가입자를 ATM교환기에 수용하기 위한 FR 가입자/ATM 연동 정합 장치를 제공하는데 그 목적이 있다.

도 1 은 본 발명이 적용되는 시스템 구성도,

도 2 는 ATM 교환기 시스템 내의 연동 장치 구현 예시도,

도 3 은 본 발명의 하드웨어 상세 블럭도,

도 4 는 SCC 메모리 구조도.

*도면의 주요부분에 대한 부호의 설명

301.302 : 프로세서 303 : 버스 중재기

304 : 인터럽트 제어기 305 : 시스템 버스

306 : 직렬 통신 제어기 307 : 라인 인터페이스

309 : DPRAM 310,311 : SARA 칩

312 : FIFO 313 : 패킷 메모리

314 : 제어 메모리

상기한 목적을 달성하기 위하여 본 발명은, 4개의 T1/E1을 통한 프레임 릴레이(FR) 가입자를 접속할 수 있도록 HDLC 제어기 기능을 제공하는 4개의 직렬 통신제어기(Serial Communication Controller; SCC)(306) 및 메모리 제어기를 포함하는 프로세서 수단과, 시스템 버스를 통해 상기 프로세서 수단에 연결되며, T1/E1을 통해 입력되는 사용자 프레임 데이타를 ATM 셀화 하거나 ATM 스위치 측에서 입력되는 셀을 프레임화 하기 위해 AAL5 기능 수행하는 수단(SARA-S(310), SARA-R(311) 칩)과, 상기 AAL5 기능 수행 수단의 데이타 전달 및 제어를 위해 상기 씨스템 버스에 연결되는 각각 32 비트 및 16 비트 SRAM의 패킷 메모리(313)와 제어 메모리(314)와, 상기 AAL5 기능 수행 수단에 연결되어 사용자 데이타의 ATM 스위치 측으로의 전달을 수행하는 FIFO(312)와, 상기 시스템 버스에 연결되고, T1/E1을 통해 입력되었던 프레임 데이타 중 신호 데이터를 상기 패킷 메모리를 통해 전달받아 ATM 스위치 측과 통신할 수 있도록 제공하는 DPRAM(309)을 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

이하의 기술 내용은 서비스 연동 기능 및 SVC(Switched Virtual Connection) 기능 구현의 예로 설명한다.

도1은 본 발명이 적용되는 전체 망의 구조를 나타내는데, FR가입자(101)와 ATM 가입자(104)와의 통신을 위해 ATM교환기(103) 내에 본 발명이 적용되는 FR/ATM 연동 장치(102)를 구현한 구조를 보인다. 연동 장치는 본 발명에서와 같이 ATM 교환기 내에 구현되거나 또는 교환기 외부의 독립적인 형태로 구현될 수 있다.

도2는 ATM교환기 내에서의 FR 연동 정합장치가 적용된 상세 구성도이다.

연동을 위한 전체 모듈(FRIM: Frame Relay Interworking Module)(205)은 비채널화 FR 가입자 연동 보드(FRSA-U: Frame Relay Subscribers interworking Assembly-Unit)(201)와 IMI(Inter-Module Interface) 셀 다중화(CELL MUX) 보드(202)로 구성된다. FRSA-U(201)에서는 4개의 T1/E1을 통해 각각 입력되는 1.544Mbps 또는 2.048Mbps 프레임 데이타의 헤더 부분의 번지 정보를 분석하여 서비스 연동과 관련된 기능을 수행하여 ATM 셀의 헤더 정보를 생성한 후 입력된 프레임 데이타의 정보 영역 데이타를 ATM 셀화(AAL5)하여 셀 다중화 보드(202)를 통해 ATM스위치(ASNM)(204)로 전달한다. 1개의 FRSA-U에 4개의 T1/E1을 수용하므로 155Mbps의 IMI(203)에는 16개의 FRSA-U가 수용된다. 또한 SVC를 위한 신호 연동에 관련된 ITU-T 권고안 Q.933/Q.2933 매핑은 FRIM(205) 또는 중앙 제어기(CCCP)(207)에서 수행된다.

이와 같이 셀로 변환된 데이타는 ATM 스위치 내부의 경로 선택을 위한 라우팅 택이 붙여진 후 ATM스위치(ACS)(208)를 통해 ATM 가입자 정합모듈(SIM)(209)에 전달 되므로써 FR가입자와 ATM가입자와의 연결이 가능하게 된다.

도3은 본 발명에 따른 연동 정합장치(FRSA-U)의 상세 하드웨어 블럭도이다.

마이크로 프로세서와 주변 기능이 1개의 칩으로 집적화된 MC68360 (QUad Integrated Communication Controller;QUICC)(302)는 다양한 제어기 응용에 사용 가능하다. 특히 QUICC에서 제공되는 4개의 직렬 통신제어기(Serial Communication Controller; SCC)(306)는 이더넷, HDLC, Apple Talk, UART 등의 제어기 기능을 제공하며 본 발명에서는 제공되는 HDLC 제어기 기능을 이용하여 T1/E1(317) 선로 접속 및 동기 등의 라인 정합 기능(307)만을 주변에 구현하여 4개의 T1/E1을 통한 FR 가입자를 접속할 수 있도록 하였으며 이와 같이 4개의 최대 2Mbps의 FR가입자를 동시에 서비스 연동과 SVC에 관련된 기능을 수행하기 위해 QUICC의 핵심 프로세서인 CPU32+만의 처리 능력으로 우려되는 성능면의 예상 문제점을 보완하기 위해 CPU32+ 대신 성능이 더욱 우수한 MC68040 프로세서(301)를 동료 모드로 사용할 수 있도록 구성하였다.

T1/E1을 통해 입력되는 사용자 프레임 데이타를 ATM 셀화 하거나 ATM 스위치 측에서 입력되는 셀을 프레임화 하기 위해 AAL5 기능을 하는 SARA-S(310), SARA-R(311) 칩을 사용하여 32 비트 데이타 동작을 할 수 있도록 하였고 이들 칩 기능의 데이타 전달 및 제어를 위해 각각 32 비트 및 16 비트 SRAM의 패킷 메모리(313)와 제어 메모리(314)를 두었으며 이들 사용자 데이타의 ATM 스위치 측으로의 전달은 FIFO(312)를 통해 16비트 버스로 연결하도록 하였다.

T1/E1을 통해 입력되는 프레임 데이타 중에 신호 데이타는 일단 패킷 메모리에 저장된 후 DPRAM(309)을 통해 별개의 통로를 통해 ATM 스위치 측(308)과 통신한다.

버스 중재기(303) 기능은 QUICC내의 HDLC 제어기와 SARA 등의 공유 버스 점유를 결정하기 위한 로직으로 HDL(Hardware Description Language) 프로그램이 가능한 EPLD로 구현된다.

인터럽트 제어부(304) 기능은 여러 인터럽트 발생원의 백터 발생 및 해당 소자의 초기화 기능 등을 수행한다.

메모리는 128Kbytes ROM(315)과 1Mbytes DRAM(316)으로 구성하였다.

입출력 프레임 데이타 또는 ATM셀 데이타의 처리 절차는 다음과 같다.

FR 가입자로 부터 T1/E1(317) 을 통해 프레임 데이타가 입력되면 CPU와 독립적으로 HDLC 제어기(306)가 QUICC(302) 내부에서 제공되는 DPRAM(401)내의 수신 버퍼 설명자(Buffer Descriptor; BD) 테이블(403) 영역의 미사용 수신 BD(408)를 참조하여 그 BD의 데이타 포인터(409)가 가리키는 데이타 버퍼(412)(패킷 메모리 영역)에 입력 프레임 데이타를 전달하여 저장한다. 전체 프레임 데이타가 저장되면 인터럽트를 통해 CPU에게 알리고 CPU는 그 입력 프레임 데이타의 헤더 정보를 참조하여 신호 프레임인 경우 해당 신호 매핑을 수행하거나 그와 관련된 제어 정보를 ATM 스위치 정합 보드와 상호 정의된 포맷으로 DPRAM(309)을 통해 사용자 정보 경로와 별개로 통신하게 된다. 위의 입력 프레임 데이타가 사용자 프레임인 경우 서비스 연동에 관한 파라미터 매핑을 수행하여 ATM 셀의 헤더 정보를 만든 후 그 헤더 정보와 함께 셀 정보를 전송할 수 있도록 SARA-S(310)를 제어한다. 이를 위해 CPU와 SARA-S와의 사이의 셀 헤더 정보등의 관련 제어 파라미터는 제어 메모리(314)를 통해 전달되며 위의 저장된 입력 프레임 데이타의 헤더 정보를 제외한 정보 영역 데이타는 CPCS(Common Part Convergence Sub-layer) PDU(Protocol Data Unit)로 변환되어 SARA-S에 의해 분해되어 각각의 ATM셀의 페이로드에 실려 FIFO(312)를 통해 ATM 스위치 정합 보드(308)로 출력될 수 있게 된다.

역 방향의 경우를 보면 신호 관련 정보는 앞서 언급한 정의된 포맷의 정보 데이타가 DPRAM(309)을 통해 전달되고 ATM 스위치로 부터 사용자 셀 데이타가 수신되면 CPU와 독립적으로 SARA-R(311)이 동작하여 수신 셀 데이타를 조립하여 전체 PDU를 만든 후 해당 패킷 메모리 영역(313)에 저장하고 CPU에게 인터럽트를 통해 알리게 되며 관련 제어 파라미터는 제어 메모리(314)를 통해 전달된다. CPU는 셀 헤더 정보 등과 관련된 제어 정보를 제어 메모리를 통해 전달 받아 서비스 연동과 관련된 파라미터 매핑을 수행하여 해당 FR 프레임 헤더 정보를 만들 뿐만 아니라 해당 목적 SSC(306)를 통해 조립된 PDU가 전달될 수 있도록 QUICC내의 해당 송신 BD 테이블 영역(402)의 미사용 송신 BD(406)에 송신 관련 파라미터를 세트하고 그 BD의 데이타 포인터(407)가 가리키는 데이타 버퍼(411)에 FR 가입자 측으로 송신할 조립된 PDU 데이타를 저장한다. 위의 과정이 종료되면 HDLC 제어기는 해당 송신 BD(406)를 항상 감시하고 있으므로 위의 송신 파라미터가 세트된 BD를 감지하면 그 BD가 가리키는 해당 송신 버퍼의 프레임 데이타를 선로 정합 장치(307)을 통해 FR 가입자 측으로 전달하게 되는 것이다.

이와 같이 구성되어 동작하는 본 발명은 ATM교환기 내에서 서비스를 수용하기 위한 비채널화 가입자 연동 모듈로서 마이크로 프로세서(CPU32+; 4MIPS at 25MHz)와 다양한 직렬 통신 기능(특히 HDLC제어 기능) 등이 1개의 칩으로 집적화된 디바이스(MC68360)를 사용하므로써 별개의 비교적 고가인 선로 접속에 필수적인 정합 디바이스(HDLC 제어기)의 사용을 절감할 수 있다. 또한 앞서 언급한 대로 위의 디바이스가 지원하는 4개의 직렬 통신 제어기(Serial Communication Controllers; SCCs)를 통해 4개의 최대 2Mbps HDLC 채널을 본 발명에서 제안한 연동 장치에서 수용하고 특히 서비스 연동 기능과 SVC 기능의 수용시 예상되는 과중한 입출력 프레임 트래픽 처리와 관련된 성능 문제의 해결을 위해 위의 마이크로 프로세서 대신 고성능의 마이크로 프로세서 칩(MC68040; 22MIPS at 25MHz)을 동료 모드로 사용할 수 있도록 하여 트래픽 처리와 관련된 성능의 문제가 발생되면 마이크로 프로세서만을 고성능으로 대치하고 여타의 주변 기능은 그대로 이용하여 연동 기능을 수행하도록 하였다.

이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하므로, 전술한 실시예 및 도면에 한정되는 것이 아니다.

ATM 교환기 내로 FR 기존 가입자가 수용이 됨으로써 기존 망에서 ATM망으로의 자연스런 망 진화 과정을 유도할 수 있을 뿐만 아니라 망연동 및 서비스 연동 기능이 수용 가능하므로써 기존 가입자를 그대로 ATM망에 흡수하여 서비스가 제공되므로 인해 기존 가입자들 간에는 물론 ATM 가입자와의 통화도 가능해진다. 또한 PVC는 물론이고 SVC 서비스도 수용 가능하므로 보다 저렴의 연결 서비스를 제공할 수 있게 된다. 이와 같이 다량으로 소요될 연동 기능이 고성능, 저비용으로 구현이 가능하므로 향후 상용화 단계에 효과적인 구현 방안을 제시할 수 있다.

Claims (3)

1. T1/E1을 통한 프레임 릴레이 가입자를 접속할 수 있도록 HDLC 제어기 기능을 제공하는 다수개의 직렬 통신제어기 및 메모리 제어기를 포함하는 프로세서 수단과,

   시스템 버스를 통해 상기 프로세서 수단에 연결되며, T1/E1을 통해 입력되는 사용자 프레임 데이타를 ATM 셀화 하거나 ATM 스위치 측에서 입력되는 셀을 프레임화 하기 위해 ATM 적응계층 타입5 기능을 수행하는 수단과,

   상기 ATM 적응계층 타입5 기능 수행 수단의 데이타 전달 및 제어를 위해 상기 시스템 버스에 연결되는 패킷 메모리 및 제어 메모리와,

   상기 ATM 적응계층 타입5 기능 수행 수단에 연결되어 사용자 데이타를 ATM 스위치 측으로 전달하는 피포(FIFO)와,

   상기 시스템 버스에 연결되고, T1/E1을 통해 입력되었던 프레임 데이타 중 신호 데이터를 상기 패킷 메모리를 통해 전달받아 ATM 스위치 측과 통신할 수 있도록 제공하는 DPRAM을 포함하는 것을 특징으로 하는 ATM 교환기 내의 비채널화 프레임 릴레이 가입자 연동 정합장치.
2. 제 1 항에 있어서,

   상기 프로세서 수단은,

   서비스 연동 기능과 SVC 기능의 수용시 예상되는 과중한 입출력 프레임 트래픽 처리와 관련된 성능 문제의 해결을 위해 자신보다 고성능의 마이크로 프로세서 칩을 동료 모드로 사용할 수 있도록 구비하는 것을 특징으로 하는 ATM 교환기 내의 비채널화 프레임 릴레이 가입자 연동 정합장치.
3. 제 1 항 또는 제 2 항에 있어서,

   EPLD로 구현되어 상기 프로세서 수단내의 직렬 통신 제어기와 상기 ATM 적응계층 타입5 기능 수행 수단의 시스템 버스 점유를 결정하기 위한 버스 중재기와,

   여러 인터럽트 발생원의 백터 발생 및 해당 소자의 초기화 기능을 수행하기 위해 상기 프로세서 수단에 연결된 인터럽트 제어부를 더 포함한 것을 특징으로 하는 ATM 교환기 내의 비채널화 프레임 릴레이 가입자 연동 정합장치.