KR19980035114A

KR19980035114A - Sensor amplifier output adjustment circuit

Info

Publication number: KR19980035114A
Application number: KR1019960053357A
Authority: KR
Inventors: 강희복
Original assignee: 문정환; 엘지반도체 주식회사
Priority date: 1996-11-12
Filing date: 1996-11-12
Publication date: 1998-08-05
Also published as: KR100388225B1

Abstract

본 발명은 센서앰프 출력조정에 관한 것으로 특히, 센서앰프의 공통 출력 노드의 임의의 위치에 구비되며 어드레스 변화가 검출되는 시점부터 소정시간동안 공통 출력 노드의 전압을 특정 상태로 유지시켜 주는 소정갯수의 레벨 조정부와, 각각의 모든 센서앰프에 부가적으로 구비되며 상기 레벨 조정부에서 발생되는 시간지연에 대응하여 메모리 비트 라인에 실리는 데이터를 해당 센서앰프에서 증폭 출력시 시간을 지연시켜 공통 출력 노드로 전달하는 지연시간을 매칭을 위한 다수개의 신호 정합부를 포함하는 것을 특징으로 하는 센서앰프 출력 조정회로를 제공하면, 센서앰프의 출력에 따른 초기조건을 VCC의 하프전압 상태로 유지하는 방식을 사용하면서도 지연요소를 최대한 줄일 수 있으며 전류의 손실을 줄일 수 있다.The present invention relates to sensor amplifier output adjustment, and in particular, provided at any position of the common output node of the sensor amplifier, the predetermined number of predetermined number for maintaining the voltage of the common output node in a specific state for a predetermined time from the time when the address change is detected. In addition to the level adjuster and each sensor amplifier, and corresponding to the time delay generated in the level adjuster, data carried on the memory bit line is delayed in the amplified output from the corresponding sensor amplifier and transferred to the common output node. When providing a sensor amplifier output adjustment circuit, characterized in that it comprises a plurality of signal matching unit for matching the delay time, the delay element while using the method of maintaining the initial condition according to the output of the sensor amplifier to the half voltage state of VCC Can be reduced as much as possible and current loss can be reduced.

또한, 그에 따라 센서앰프의 출력신호를 빨리 출력버퍼에 전달가능하게 되었다.In addition, the output signal of the sensor amplifier can be quickly transmitted to the output buffer.

Description

Sensor amplifier output adjustment circuit

제1도는 종래 센서앰프와 출력버퍼간의 연결 구성 예시도1 is a diagram illustrating a connection configuration between a conventional sensor amplifier and an output buffer

제2도는 본 발명에 따른 센서앰프와 출력버퍼간의 연결 구성 예시도2 is a diagram illustrating a connection configuration between a sensor amplifier and an output buffer according to the present invention.

제3도는 본 발명에 따른 센서앰프 출력 조정을 위한 제2도 구성의 상세 회로구성도3 is a detailed circuit diagram of the configuration of FIG. 2 for adjusting the sensor amplifier output according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

INV1~INV12:인버터NAND1,NAND2:낸드 게이트INV1 to INV12: Inverter NAND1, NAND2: NAND gate

P1,P2,PA:PMOS 트랜지스터N1,N2,NA:NMOS 트랜지스터P1, P2, PA: PMOS transistor N1, N2, NA: NMOS transistor

본 발명은 센서앰프 출력조정에 관한 것으로 특히, 센서앰프 출력을 빨리 출력버퍼에 전달하기 위한 회로 구성으로 빠른 억세스 타임을 요구하는 고속 SRAM계통의 적당하도록 한 센서앰프 출력조정회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to sensor amplifier output adjustment, and more particularly, to a sensor amplifier output adjustment circuit suitable for a high speed SRAM system requiring fast access time in a circuit configuration for quickly transferring the sensor amplifier output to an output buffer.

일반적으로, 센서앰프 혹은 감지증폭기라는 것은 입력신호의 전압 또는 전류 레벨을 임계값으로 검출한 다음 이것을 증폭하여 출력하는 회로를 칭하는 것으로, 더욱이 특정 시간 영역의 입력신호만을 검출하는 기능을 포함하여 칭하기도 한다.In general, a sensor amplifier or a sense amplifier refers to a circuit that detects a voltage or current level of an input signal as a threshold value and then amplifies and outputs the input signal, and may also include a function of detecting only an input signal in a specific time domain. do.

이러한 센서앰프는 대체적으로 기억장치 등의 미소 출력신호에 대하여 사용되는데, 기억장치에 적용된 경우의 예는 첨부한 제1도에 도시되어 있는 바와 같다.Such a sensor amplifier is generally used for a micro output signal such as a storage device, but an example of the case applied to the storage device is shown in FIG.

첨부한 제1도를 살펴보면, 센서앰프의 출력이 각각 다른 블럭의 센서앰프(1A~1N)의 출력단에 공통으로 묶여 출력버퍼(2)의 입력으로 제공된다.Referring to FIG. 1, the outputs of the sensor amplifiers are commonly tied to the output terminals of the sensor amplifiers 1A to 1N of different blocks, and are provided as inputs of the output buffer 2.

그러므로, 각 센서앰프(1A~1N)의 출력신호는 공통의 출력노드를 통해 출력버퍼(2)에 전달되는데, 상기 센서앰프(1A~1N)의 공통 출력노드의 초기조건은 두가지 종류로서, VCC의 풀전압 상태가 될 수도 있고 VCC의 하프전압이 될 수도 있다.Therefore, the output signals of the respective sensor amplifiers 1A to 1N are transmitted to the output buffer 2 through a common output node. The initial conditions of the common output nodes of the sensor amplifiers 1A to 1N are two types, VCC It may be a full voltage state of or may be a half voltage of VCC.

이때, 센서앰프의 출력에 따른 초기조건을 VCC의 풀전압 상태로 유지하는 경우 예를 들어, VCC전압을 5V로 가정하고 로우상태의 전압상태를 접지전위로 가정하면 센서앰프의 출력상태가 5V에서 0V까지 스위칭하게 됨에 따라 그만큼 센서앰프의 출력신호의 전달에 지연요소가 커지게 된다는 문제점이 발생되었다.At this time, if the initial condition according to the output of the sensor amplifier is maintained at the full voltage state of VCC, for example, if the VCC voltage is assumed to be 5V and the low voltage state is assumed to be the ground potential, the output state of the sensor amplifier is 5V. As switching to 0V causes a problem that the delay factor increases in the transmission of the output signal of the sensor amplifier.

반면에, 센서앰프의 출력에 따른 초기조건을 VCC의 하프전압 상태로 유지하는 경우에는 전압 스위칭에 따른 지연시간은 작아지게 되거나, 센서앰프 출력신호 또는 VCC의 하프전압을 만드는 방법에 따라 센서앰프의 출력신호 스위칭이 달라지게 되는데, 이 또한 센서앰프의 출력신호의 전달에 지연요소가 커지게 된다는 문제점이 발생되었다.On the other hand, in the case where the initial condition according to the output of the sensor amplifier is maintained at the half voltage of VCC, the delay time due to voltage switching is reduced, or the method of making the sensor amplifier output signal or the VCC half voltage is different. The output signal switching is different, which also causes a problem that the delay factor is increased in the transmission of the output signal of the sensor amplifier.

상기와 같은 문제점을 해소하기 위한 본 발명에 따른 목적은 센서앰프의 출력에 따른 초기조건을 VCC의 하프전압 상태로 유지하는 방식을 사용하되 센서앰프의 출력신호를 제어할 수 있도록 하는 스위칭회로를 부가하여 센서앰프 출력을 빨리 출력버퍼에 전달하기 위한 센서앰프 출력 조정회로를 제공하는 데 있다.An object of the present invention for solving the above problems is to use a method of maintaining the initial condition according to the output of the sensor amplifier to the half-voltage state of the VCC, but adding a switching circuit for controlling the output signal of the sensor amplifier Therefore, the present invention provides a sensor amplifier output adjusting circuit for quickly transferring the sensor amplifier output to an output buffer.

상기 목적을 달성하기 위한 본 발명의 특징은, 다수개의 메모리 비트 라인에 각각 일대일로 연결되어 있으며 해당 비트라인에 실리는 데이터를 증폭하여 출력하는 다수개의 센서앰프와, 상기 센서앰프의 공통 출력단에 연결되어 있으며 임의의 센서앰프에서 출력되는 데이터를 다른 주변의 디바이스에 전달하기 위한 출력버퍼를 구비하고 있는 메모리 소자에 있어서:상기 센서앰프의 공통 출력 노드의 임의의 위치에 구비되며 어드레스 변화가 검출되는 시점부터 소정시간동안 상기 공통 출력 노드의 전압을 특정 상태로 유지시켜 주는 소정갯수의 레벨 조정부와, 각각의 모든 센서앰프에 부가적으로 구비되며 상기 레벨 조정부에서 발생되는 시간지연에 대응하여 메모리 비트 라인에 실리는 데이터를 해당 센서앰프에서 증폭 출력시 시간을 지연시켜 상기 공통 출력 노드로 전달하는 지연시간을 매칭을 위한 다수개의 신호 정합부를 포함하는 데 있다.A feature of the present invention for achieving the above object is a one-to-one connection to each of the plurality of memory bit lines, and a plurality of sensor amplifiers for amplifying and outputting data carried on the corresponding bit line, and connected to a common output terminal of the sensor amplifier A memory device having an output buffer for transferring data output from an arbitrary sensor amplifier to another peripheral device, said memory device comprising: a point in time at which an address change is detected at an arbitrary position of a common output node of said sensor amplifier And a predetermined number of level adjusting units for maintaining the voltage of the common output node in a specific state for a predetermined time, and additionally provided to all the sensor amplifiers and corresponding to the time delays generated in the level adjusting units. Delay the time when the amplified output from the sensor amplifier It includes a plurality of signal matching unit for matching the delay time delivered to the common output node.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

제2도는 본 발명에 따른 센서앰프 출력조정회로가 구비되는 위치를 도시한 예시도로서, 센서앰프(10A~10N)의 출력노드 양쪽 끝에 위치하여 전체적으로 센서앰프출력노드의 레벨을 조정하는데 있어 위치에 따라 영향을 덜 미치도록 하였다.2 is an exemplary view showing a position where the sensor amplifier output adjustment circuit according to the present invention is provided, which is located at both ends of the output nodes of the sensor amplifiers 10A to 10N and is positioned at the position for adjusting the level of the sensor amplifier output node as a whole. Thus less impact.

상기와 같은 개념의 본 발명에 따른 센서앰프 출력조정회로의 상세 구성을 첨부한 제3도를 참조하여 살펴보면 다음과 같다.The detailed configuration of the sensor amplifier output adjustment circuit according to the present invention as described above will be described with reference to FIG. 3.

우선, 각 입력 신호(A~F)의 성격을 설명하면, 참조번호 A와 B 및 D로 표현되는 신호는 어드레스 변화 검출기(Address Transition Detection; 이하, ADT라 칭함)에 관련한 신호로서, 하이신호를 유지하다가 어드레스 변화가 검출되는 부분에서 소정 시간동안 로우신호로 변화하였다가 하이 상태로 복원되는 신호이다.First, referring to the characteristics of the input signals A to F, the signals represented by reference numerals A, B, and D are signals related to address transition detectors (hereinafter referred to as ADTs). It is a signal that is changed to a low signal for a predetermined time and then restored to a high state at the portion where the address change is detected.

또한, 참조번호 C로 표현되는 신호는 리드와 라이트를 구비하는 신호로서, 리드모드일 경우 하이상태를 유지하고, 라이트 모드시에는 로우상태를 유지하는 신호이다.In addition, the signal represented by reference numeral C is a signal having a read and a light, and is a signal for maintaining a high state in the read mode and a low state in the write mode.

또한, 참조번호 E로 표현되는 신호는 센서앰프의 출력동작을 인에이블하는 신호로서, 하이상태이면 인에이블 상태가 된다.In addition, the signal represented by the reference number E is a signal that enables the output operation of the sensor amplifier, and becomes an enable state when it is high.

또한, 참조번호 F로 표현되는 신호는 실제적인 센서앰프의 출력신호이다. 제3도에 도시되어 있는 본 발명에 따른 센서앰프 출력 조정회로의 구성을 살펴보면, 레벨 조정회로(100A)와 각각의 센서앰프에 부가적으로 구비된 신호 정합부로 크게 구성되어 있는 것을 알 수 있다.In addition, the signal represented by the reference number F is an actual output signal of the sensor amplifier. Looking at the configuration of the sensor amplifier output control circuit according to the present invention shown in Figure 3, it can be seen that it is largely composed of a level adjusting circuit (100A) and a signal matching unit additionally provided to each sensor amplifier.

이때, 레벨 조정회로(100A)는 도시하지 않은 ADT에서 발생되는 제1신호(A)와 제2신호(B)를 입력받아 부정 논리곱 연산하여 그 연산치를 출력하는 제1낸드 게이트(NAND1)와, 상기 제1낸드 게이트(NAND1)의 출력신호를 입력받아 반전하여 출력하는 제1인버터(INV1)와, 리드/라이트 신호(C)를 입력받아 반전하여 출력하는 제2인버터(INV2)와, 상기 제2인버터(INV2)의 출력신호를 입력받아 반전하여 출력하는 제3인비터(INV3)와, 상기 제1인버터(INV1)의 출력신호를 입력받아 반전하여 출력하는 제4인버터(INV4)와, 상기 제3인버터(INV3)의 출력신호를 입력받아 반전하여 출력하는 제5인버터(INV5)와, 상기 제5인버터(INV5)의 입출력신호를 제어신호로 하여 턴 온/오프 동작하되 상기 제5인버터(INV5)의 출력신호가 로우상태일 때 온동작하여 입력되는 신호를 출력하는 제1전송게이트(P1,N1)와, 상기 제4인버터(INV4)의 입출력신호를 제어신호로 하여 턴 온/오프 동작하되 상기 제4인버터(INV4)의 입력신호가 로우상태일 때 온동작하여 상기 제1전송게이트(P1,N1)의 출력신호를 입력받아 출력하는 제2전송게이트(P2,N2)와, 초기전압 조건을 충족시켜 주기 위해 상기 제1전송게이트(P1,N1)의 입력신호를 입력받아 소정시간 동안 지연하며 반전과정을 반복하여 상기 제2전송게이트(P2,N2)의 출력단에 제공하는 제6~8인버터(INV6~INV8), 및 상기 제2전송게이트(P2,N2)의 출력신호를 입력받아 반전하여 상기 제1전송게이트(P1,N1)의 입력단으로 귀환시켜 제공하는 제9인버터(INV9)로 구성된다.At this time, the level adjusting circuit 100A receives the first signal A and the second signal B generated from an ADT (not shown), performs a negative AND operation, and outputs the calculated value. A first inverter INV1 that receives the output signal of the first NAND gate NAND1 and inverts the output signal, a second inverter INV2 that receives the read / write signal C, and inverts the output signal; A third inverter INV3 that receives the output signal of the second inverter INV2 and inverts the output signal, a fourth inverter INV4 that receives the inverted output signal of the first inverter INV1 and outputs the inverted signal; The fifth inverter (INV5) for receiving the output signal of the third inverter (INV3) and inverts the output signal and the input and output signals of the fifth inverter (INV5) as a control signal to turn on / off operation, but the fifth inverter First transfer gates P1 and N1 for outputting an input signal by turning on when the output signal of INV5 is low And turn on / off the input / output signal of the fourth inverter INV4 as a control signal, and turn on / off when the input signal of the fourth inverter INV4 is low. The second transmission gate (P2, N2) for receiving and outputting the output signal of the) and the input signal of the first transmission gate (P1, N1) to receive the initial voltage conditions, and delays for a predetermined time and inverted By repeating the process, the sixth to eighth inverters INV6 to INV8 and the output signals of the second transmission gates P2 and N2 provided to the output terminals of the second transmission gates P2 and N2 are received and inverted. The ninth inverter INV9 is provided to be fed back to the input terminal of the first transfer gates P1 and N1.

이때, 상기 제1전송 게이트(P1,N1)는 제1PMOS 트랜지스터(P1)와 제1NMOS 트랜지스터(N1)로 구성되며, 상기 제2전송 게이트(P2,N2)는 제2PMOS 트랜지스터(P2)와 제1NMOS 트랜지스터(N2)로 구성된다.In this case, the first transfer gates P1 and N1 may include a first PMOS transistor P1 and a first NMOS transistor N1, and the second transfer gates P2 and N2 may include a second PMOS transistor P2 and a first NMOS. It consists of transistor N2.

또한, 각 센서앰프의 출력노드에 구비되는 신호 정합부는 ADT에서 발생되는 제3신호(D)와 센서앰프 인에이블 신호(E)를 입력받아 부정 논리곱동작하여 그 연산치를 출력하는 제2낸드 게이트(NAND2)와, 실제적인 센서앰프의 출력신호(F)를 입력받아 반전하여 출력하는 제10인버터(INV10)와, 상기 제10인버터(INV10)의 출력신호를 입력받아 반전하여 출력하는 제11인버터(INV11)와, 상기 제2낸드 게이트(NAND2)의 출력신호를 입력받아 반전하여 출력하는 제12인버터(INV12), 및 상기 제12인버터(INV12)의 입출력신호의 상태에 따라 턴 온/오프 동작하고 상기 제12인버터(INV12)의 출력신호가 하이상태일 경우 온동작하여 제11인버터(INV11)의 출력신호를 입력받아 출력하는 제3전송 게이트(PA,PN)로 구성된다.In addition, the signal matching unit included in the output node of each sensor amplifier receives a third signal D generated by the ADT and the sensor amplifier enable signal E, and performs a negative AND operation to output the calculated value. NAND2, the tenth inverter INV10 that receives the actual output signal F of the sensor amplifier and inverts the output signal, and the eleventh inverter that receives the inverted output signal of the tenth inverter INV10 and outputs the inverted signal. A turn-on / off operation according to the state of INV11, an input signal of the second NAND gate NAND2, an inverted output of the second NAND gate NAND2, and an input / output signal of the twelfth inverter INV12; When the output signal of the twelfth inverter INV12 is in a high state, the output signal is turned on to receive the output signal of the eleventh inverter INV11, and are configured as third transmission gates PA and PN.

이때, 상기 제3전송 게이트(PA,NA)는 PMOS 트랜지스터(PA)와 NMOS 트랜지스터(NA)로 구성되며, 상기 제3전송 게이트(PA,NA)의 출력신호는 상기 레벨 조정회로(100A)의 제1전송 게이트(P1,N1)의 입력으로 제공된다.In this case, the third transfer gates PA and NA are composed of a PMOS transistor PA and an NMOS transistor NA, and an output signal of the third transfer gates PA and NA is the level adjustment circuit 100A. It is provided as an input of the first transfer gates P1 and N1.

상기와 같이 구성된 본 발명에 따른 센서앰프 출력 조정회로의 바람직한 동작예를 살펴보면 다음과 같다.Looking at the preferred operation of the sensor amplifier output adjustment circuit according to the present invention configured as described above are as follows.

어드레스 변화가 도시하지 않은 ATD에서 검출되면 제1신호(A)와 제2신호(B) 및 제3신호(D)가 로우상태로 떨어진다.When an address change is detected in an ATD (not shown), the first signal A, the second signal B, and the third signal D fall to a low state.

이때, 제1낸드 게이트(NAND1)의 출력신호는 하이상태로 전환되어지며, 그에 따라 제1인버터(INV1)의 출력신호는 로우상태가 된다. 상기 제1인버터(INV1)의 출력신호가 로우상태이므로 제2전송게이트(P2,N2)의 제2PMOS 트랜지스터(P2)가 턴온 동작한다.At this time, the output signal of the first NAND gate NAND1 is switched to the high state, and thus the output signal of the first inverter INV1 is turned to the low state. Since the output signal of the first inverter INV1 is low, the second PMOS transistor P2 of the second transfer gates P2 and N2 is turned on.

또한, 상기 제2전송게이트(P2,N2)의 제2NMOS 트랜지스터(N2)역시 턴온 상태를 유지한다. 그 이유는 상기 제1인버터(INV1)의 출력신호를 입력받은 제4인버터(INV4)의 출력신호가 입력되는데, 상기 제1인버터(INV1)의 출력신호가 로우상태이므로 상기 제4인버터(INV4)의 출력신호가 하이상태가 되기 때문이다.In addition, the second NMOS transistor N2 of the second transfer gates P2 and N2 also maintains a turn-on state. The reason is that the output signal of the fourth inverter INV4 receiving the output signal of the first inverter INV1 is input. Since the output signal of the first inverter INV1 is low, the fourth inverter INV4 is input. This is because the output signal of becomes high.

센서앰프의 동작이 이루어지는 시점은 리드동작모드이기 때문에, 상술한 바와 같이 어드레스 변화가 ATD에서 검출되는 시점에서 리드/라이트 신호(C)는 하이상태 즉, 리드동작 모드로 진행한다고 가정한다.Since the operation time of the sensor amplifier is the read operation mode, it is assumed that the read / write signal C proceeds to the high state, that is, the read operation mode at the time when the address change is detected by the ATD as described above.

그에 따라, 제2인버터(INV2)와 제3인버터(INV3)를 거쳐 제5인버터에 입력되는 신호는 하이상태를 유지하는데, 이 신호 상태에 의해 제1전송 게이트(P1,N2)를 구성하는 트랜지스터들은 모두 턴온 동작되어 진다.Accordingly, a signal input to the fifth inverter through the second inverter INV2 and the third inverter INV3 is maintained in a high state, and the transistors constituting the first transfer gates P1 and N2 are controlled by the signal state. They are all turned on.

상술한 바와 같이 어드레스 변화가 ATD에서 검출되는 시점에서부터 발생되는 제1신호(A)와 제2신호(B)에 의해 제1, 제2전송 게이트를 구성하는 모든 트랜지스터는 일정시간동안 턴온상태를 유지하게 된다.As described above, all transistors constituting the first and second transfer gates are turned on for a predetermined time by the first signal A and the second signal B generated from the time when the address change is detected by the ATD. Done.

이때, 종전에 센서앰프에서 출력된 데이터가 제3전송 게이트(PA,NA)를 통해 출력버퍼에 전달되었다고 가정하고, 종전에 출력버퍼에 전달되었던 데이터의 논리상태가 하이상태였다고 가정한다.In this case, it is assumed that the data previously output from the sensor amplifier is transferred to the output buffer through the third transmission gates PA and NA, and it is assumed that the logic state of the data previously transmitted to the output buffer is high.

그에 따라, 상기 제1전송 게이트(P1,N1)의 데이터 입력단에 입력되는 데이터가 하이 상태이므로 제6인버터(INV6)에서 출력되는 데이터는 로우상태로 전환되고 이어 제7인버터(INV7)의 출력상태는 다시 하이상태로 전환되며 이후 제2전송 게이트(P2,N2)의 출력단에는 제8인버터(INV8)의 출력신호인 로우상태가 걸리게 된다.Accordingly, since the data input to the data input terminal of the first transfer gates P1 and N1 is in a high state, the data output from the sixth inverter INV6 is converted into a low state, followed by the output state of the seventh inverter INV7. After the transition to the high state again, the output terminal of the second transfer gate (P2, N2) is a low state, which is the output signal of the eighth inverter (INV8).

이때, 상기 제6인버터(INV6)는 크기가 작아 즉, 저항이 크기 때문에 하프 하이상태의 전압위치에서 전류의 흐름을 감소시키는 역할을 수행하며, 동시에 상기 제7인버터(INV7)와 함께 신호의 지연시간을 유지시켜 주는 역할을 수행한다.At this time, since the sixth inverter INV6 is small in size, that is, the resistance is large, the sixth inverter INV6 serves to reduce the flow of current at the voltage position in the half-high state, and at the same time, delay the signal with the seventh inverter INV7. It plays a role in keeping time.

이와 같은 신호의 지연을 통해 센서앰프의 출력노드에 하프 VCC 전압의 상태가 빠르게 유지될 수 있다. 즉, ATD에서 발생되는 신호의 폭이 작을 경우 센서앰프의 출력노드가 하프 VCC로 얼마나 빨리 이동하는가에 따라 전체적인 센서앰프의 출력신호 스위칭 폭이 결정되기 때문이다.Through such a signal delay, the state of the half VCC voltage can be quickly maintained at the output node of the sensor amplifier. That is, when the width of the signal generated by the ATD is small, the output signal switching width of the overall sensor amplifier is determined by how quickly the output node of the sensor amplifier moves to the half VCC.

결국, 제6인버터(INV6)의 입력신호의 상태가 로우 또는 하이상태였다 하더라도 상기 제1, 제2전송 게이트가 턴온 동작하게 되면, 제6~제8인버터(INV6~INV8)로 구성되는 경로를 통해 공통으로 묶여 있는 센서앰프의 출력노드는 하프 VCC 전압의 상태를 유지하게 된다.As a result, even when the state of the input signal of the sixth inverter INV6 is low or high, when the first and second transfer gates are turned on, a path composed of the sixth to eighth inverters INV6 to INV8 is determined. Through this, the common output node of the sensor amplifier maintains the half VCC voltage.

왜냐하면, 전송게이트의 동작 특성상 턴온 상태에서는 입출력단의 전압상태가 동전위 상태를 유지하게 됨으로, 제6~8인버터(INV6~INV8)로 구성된 루프를 통해 센서앰프의 출력노드는 초기전압인 하프 VCC 전압의 상태를 유지하게 된다.Because, due to the operation characteristics of the transfer gate, the voltage state of the input / output terminal maintains the coin state in the turn-on state, and thus the output node of the sensor amplifier is an initial voltage half VCC through a loop composed of sixth to eighth inverters INV6 to INV8. The state of the voltage is maintained.

반면에, 제9인버터(INV9)의 출력은 전송 게이트가 턴온 상태일 경우에는 입력단에 전압이 걸리지 않게 되어 단락 상태를 유지하고 있으나, 상기 전송 게이트가 턴오프 상태일 경우에는 상기 제6~8인버터(INV6~INV8)로 인해 변화되는 센서앰프의 출력신호를 보상하기 위한 루프를 형성하게 된다.On the other hand, the output of the ninth inverter INV9 maintains a short circuit state because the voltage is not applied to the input terminal when the transfer gate is turned on. However, the sixth to eighth inverters when the transfer gate is turned off. (INV6 ~ INV8) forms a loop to compensate for the output signal of the sensor amplifier that changes.

이와 같이 동작하는 레벨 조정회로의 동작에 대응하여 신호 정합부는 단순히 센서앰프에서 출력되는 신호를 상기 레벨 조정회로에서 지연되는 시간에 매칭하는 기능을 수행한다.In response to the operation of the level adjustment circuit operating in this manner, the signal matching unit simply performs a function of matching a signal output from the sensor amplifier to a time delayed by the level adjustment circuit.

상기와 같이 동작하는 본 발명에 따른 센서앰프 출력 조정회로를 제공하면, 센서앰프의 출력에 따른 초기조건을 VCC의 하프전압 상태로 유지하는 방식을 사용하면서도 지연요소를 최대한 줄일 수 있으며 전류의 손실을 줄일 수 있다.Providing the sensor amplifier output adjustment circuit according to the present invention operating as described above, while using the method of maintaining the initial condition according to the output of the sensor amplifier in the half voltage state of the VCC, the delay element can be reduced as much as possible and the current loss is reduced. Can be reduced.

Claims

A plurality of sensor amplifiers connected to each of the plurality of memory bit lines in a one-to-one manner and amplifying and outputting data carried on the corresponding bit line, and a plurality of sensor amplifiers connected to a common output terminal of the sensor amplifier and different from the data output from any sensor amplifier In a memory device having an output buffer for delivery to peripheral devices:

A predetermined number of level adjusting units provided at arbitrary positions of the common output node of the sensor amplifier and maintaining the voltage of the common output node in a specific state for a predetermined time from the time when an address change is detected;

Delay time that is additionally provided in each sensor amplifier and delays the time when amplifying output data from the memory bit line to the common output node in response to the time delay generated in the level adjuster Sensor amplifier output adjustment circuit comprising a plurality of signal matching for matching the.

The method of claim 1,

The level adjusting unit may include: a first transmission gate configured to receive a signal output through the signal matching unit according to the first control signal input thereto and to output the signal during turn-on operation;

A second transmission gate receiving an output signal of the first transmission gate and outputting the output signal during a turn-on operation according to an input second control signal;

First control signal generating means for generating a first control signal for turning on / off control of said first transfer gate when reading data carried on a memory bit line;

Second control signal generating means for generating a second control signal for turning on / off control of the second transfer gate when detecting a change in address; And

During the turn-on operation of the first transmission gate and the second transmission gate, the input signal of the first transmission gate is input and inverted and supplied to the output terminal of the second transmission gate after a predetermined time delay, but the input of the first transmission gate is input. And a voltage holding means for maintaining a voltage level of the signal at a voltage level of the output terminal of the second transfer gate.

The method of claim 2,

And a compensation means for compensating for the output signal of the sense amplifier distorted by the voltage holding means when the first and second transfer gates are turned off.

The method of claim 2,

The second control signal generating means includes: a first NAND gate that receives a first signal and a second signal generated when an address change is detected, performs an AND logic operation, and outputs an operation value;

A first inverter which receives the output signal of the first NAND gate, inverts the output signal, and outputs the inverted output to the first control signal input terminal of the second transfer gate; And

And a second inverter receiving the output signal of the first inverter, inverting the output signal, and providing the inverted signal to the second control signal input terminal of the second transmission gate.

The method of claim 2,

The first control signal generating means includes a third inverter for receiving a signal according to the read or write operation of the memory and inverting and outputting the signal;

A fourth inverter which receives the output signal of the third inverter, inverts the output signal, and outputs the inverted output to the second control signal input terminal of the first transmission gate; And

And a fifth inverter configured to receive the output signal of the fourth inverter, invert and output the input signal, and to provide the first control signal input terminal of the first transmission gate.

The method of claim 2,

The voltage holding means includes a delay element for receiving a signal output from the signal matching unit and delaying the signal for a predetermined time and maintaining the signal at the specific voltage;

A drive for receiving an output signal of the delay element and inverting the voltage of a phase opposite to the voltage applied to the input terminal of the first transfer gate during the turn-on operation of the first and second transfer gates and providing the output signal to the output terminal of the second transfer gate. Sensor amplifier output adjustment circuit, characterized in that consisting of elements.

The method of claim 6,

The delay element has a very small invert element and a relatively large invert element connected in series, and receives a signal output from the signal matching unit at an input terminal of the very small invert element, and has a large invert element. The output terminal of the sensor amplifier output adjustment circuit, characterized in that connected to the data input terminal of the drive element.

The method according to any one of claims 1 to 7,

The specific voltage refers to a voltage corresponding to half of the driving power supply.

The method of claim 1,

Each of the signal matching units may include: a transmission gate configured to receive a signal amplified by the sensor amplifier during turn-on operation according to an input control signal and to transfer the signal to the common output node;

A control signal generator which receives a signal generated at the time of detecting the address change and a sensor amplifier enable signal and provides a control signal of the transmission gate; And

And a time delay element for matching the signal output from the sense amplifier to a time delayed by the level adjustment unit and transmitting the signal to the transmission gate.