KR19980034273A

KR19980034273A - Power reduction circuit

Info

Publication number: KR19980034273A
Application number: KR1019960052276A
Authority: KR
Inventors: 홍지명
Original assignee: 문정환; 엘지반도체 주식회사
Priority date: 1996-11-06
Filing date: 1996-11-06
Publication date: 1998-08-05
Also published as: KR100218326B1

Abstract

본 발명은 집적회로가 동작하지 않을 때, 그 집적회로에 인가되는 전원전압을 차단하는 전력 저감회로에 관한 것으로, 종래의 전력 저감회로는 집적회로가 동작하지 않는 경우에도 집적회로에 전원전압이 인가되어 소비전력이 큰 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 입력되는 집적회로제어신호에 따라 집적회로를 동작시키고, 일정한 시간이 지나면 상기 집적회로에 인가되는 전원전압을 차단함으로써, 집적회로의 소비전력을 절감하는 효과가 있다.The present invention relates to a power reduction circuit that cuts off a power supply voltage applied to an integrated circuit when the integrated circuit is not operating. In the conventional power reduction circuit, a power supply voltage is applied to the integrated circuit even when the integrated circuit is not operated. There was a big problem in power consumption. In consideration of such a problem, the present invention operates an integrated circuit according to an input integrated circuit control signal and cuts a power supply voltage applied to the integrated circuit after a predetermined time, thereby reducing power consumption of the integrated circuit.

Description

Power reduction circuit

본 발명은 전력 저감회로에 관한 것으로, 특히 집적회로가 동작하지 않을 때 그 집적회로의 내부로 전류가 흐르는 것을 방지한 전력 저감회로에 관한 것이다.The present invention relates to a power reduction circuit, and more particularly, to a power reduction circuit that prevents current from flowing into an integrated circuit when the integrated circuit is not operating.

종래의 전력 저감회로는 도1에 도시한 종래의 전력 저감회로도에서와 같이, 집적회로 내부에 전원안정용 캐패시터(C1)를 통해 전압을 인가하는 전원전압(VDD)과; 집적회로 제어신호(IN1∼IN4)를 입력받아 집적회로(IC)내부에 동작제어신호(SR)를 출력하는 노아게이트(NOR1)와; 상기 노아게이트(NOR1)의 동작제어신호(SR)에 따라 집적회로(IC)에서 출력되는 낸드게이트제어신호(STOP)를 그 입력단에 입력 받고, 다른 입력단에 공진기(RSNTR1)의 출력신호를 입력받아 낸드조합하여 집적회로(IC)와 상기 공진기(RSNTR1)에 출력하는 낸드게이트(NAND1)와; 상기 공진기(RSNTR1)와 병렬 접속되어 공진기의 출력을 궤환하는 궤환용 저항(R)로 구성된다. 이와 같이 구성된 종래의 전력 저감회로의 동작을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The conventional power reduction circuit includes a power supply voltage VDD for applying a voltage through a power stabilizing capacitor C1 inside an integrated circuit, as in the conventional power reduction circuit diagram shown in FIG. 1; A NOA gate NOR1 which receives the integrated circuit control signals IN1 to IN4 and outputs an operation control signal SR in the integrated circuit IC; The NAND gate control signal STOP output from the integrated circuit IC is input to the input terminal according to the operation control signal SR of the NOA gate NOR1, and the output signal of the resonator RSNTR1 is input to the other input terminal. A NAND gate NAND1 outputted to the integrated circuit IC and the resonator RSNTR1 by NAND combination; And a feedback resistor R connected in parallel with the resonator RSNTR1 to feed back the output of the resonator. The operation of the conventional power reduction circuit configured as described above will be described in detail with reference to the accompanying drawings.

먼저, 집적회로 제어신호(IN1∼IN4)중 한 신호라도 고전위로 노아게이트(NOR1)에 입력되면, 상기 노아게이트(NOR1)의 출력인 동작제어신호(SR)는 저전위로 출력되고, 상기 동작제어신호(SR)는 집적회로(IC) 내부의 롬프로그램에 의하여 집적회로(IC1)에서 낸드게이트(NAND1)의 한 입력단에 출력되는 낸드게이트제어신호(STOP)는 고전위로 출력된다. 상기 고전위의 낸드게이트제어신호(STOP)를 일측 입력단에 입력 받은 낸드게이트(NAND1)는 타측 입력단에 입력되는 공진기(RSNTR1)의 출력을 입력받아, 상기 공진기(RSNTR1)의 출력과 반대의 위상을 갖는 클럭을 집적회로 내부의 블럭으로 출력한다. 상기 클럭을 입력받은 집적회로는 롬 프로그램에 따라 출력신호(OUT)를 출력하게 된다.First, when any one of the integrated circuit control signals IN1 to IN4 is input to the noar gate NOR1 at high potential, the operation control signal SR, which is an output of the noar gate NOR1, is output at a low potential, and the operation control is performed. The signal SR is output at a high potential by the ROM program in the integrated circuit IC, which is output from the integrated circuit IC1 to an input terminal of the NAND gate NAND1. The NAND gate NAND1 receiving the high potential NAND gate control signal STOP at one input terminal receives an output of the resonator RSNTR1 input to the other input terminal, and has a phase opposite to that of the resonator RSNTR1. The clock having the output is output to a block inside the integrated circuit. The integrated circuit receiving the clock outputs the output signal OUT according to the ROM program.

그 다음, 노아게이트(NOR1)의 입력단에 입력되는 집적회로제어신호(IN1∼IN4)가 모두 저전위로 입력되면, 상기 집적회로제어신호(IN1∼IN4)를 노아조합하여 출력하는 노아게이트(NOR1)의 출력인 동작제어신호(SR)는 고전위가 되어 집적회로(IC)로 입력된다. 상기 저전위의 동작제어신호(SR)를 입력받은 집적회로(IC)는 롬 프로그램에 따라 저전위의 낸드게이트제어신호(STOP)를 낸드게이트(NAND1)의 일측 입력단으로 출력한다. 상기 저전위의 낸드게이트제어신호(STOP)를 입력받은 낸드게이트(NAND1)는 공진기(RSNTR1)의 출력을 다른 입력단에 입력받아 낸드조합하여 출력하므로, 그 출력신호는 고전위로 고정된다. 상기 고전위 낸드게이트(NAND1)의 출력을 입력받은 집적회로(IC)는 동작하지 않게 된다. 이와 같이 종래의 전력 저감회로는 집적회로의 내부로 입력되는 클럭을 제한하여 집적회로의 동작을 용이하게 제어하는 장점이 있다.Next, when all of the integrated circuit control signals IN1 to IN4 input to the input terminal of the NOA gate NOR1 are input at a low potential, the NOA gate NOR1 outputting a combination of the integrated circuit control signals IN1 to IN4 is output. The operation control signal SR, which is the output of, becomes high potential and is input to the integrated circuit IC. The integrated circuit IC receiving the low potential operation control signal SR outputs a low potential NAND gate control signal STOP to an input terminal of the NAND gate NAND1 according to a ROM program. Since the NAND gate NAND1 receiving the low potential NAND gate control signal STOP receives the output of the resonator RSNTR1 from another input terminal and outputs a NAND combination, the output signal is fixed at high potential. The integrated circuit IC that receives the output of the high potential NAND1 does not operate. As such, the conventional power reduction circuit has an advantage of easily controlling the operation of the integrated circuit by limiting a clock input into the integrated circuit.

그러나, 종래의 전력 저감회로는 전원전압이 그대로 집적회로의 내부에 인가됨으로써, 집적회로를 구성하는 소자들에는 누설전류가 발생하여 전력소모가 많아 전력원의 수명이 단축되는 문제점이 있었다.However, in the conventional power reduction circuit, since the power supply voltage is applied to the inside of the integrated circuit as it is, the devices constituting the integrated circuit have a problem in that leakage current is generated and power consumption is large, thereby shortening the lifespan of the power source.

상기와 같은 문제점을 감안한 본 발명은 집적회로에 인가되는 전원전압을 차단하여 그 집적회로의 동작을 멈추게함으로써, 소비전력을 절감하는 전력 저감회로를 제공함에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide a power reduction circuit for reducing power consumption by cutting off a power supply voltage applied to an integrated circuit to stop the operation of the integrated circuit.

도1은 종래의 전력 저감회로도.1 is a conventional power reduction circuit diagram.

도 2는 본 발명에 의한 전력 저감회로도.2 is a power reduction circuit diagram according to the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

NOR1 : 노아게이트NAND1 : 낸드게이트NOR1: Noah gate NAND1: NAND gate

I1,I2 : 인버터CNTR1 : 카우터I1, I2: Inverter CNTR1: Counter

NM1 : 엔모스PM1 : 피모스NM1: NMOS PM1: Pymos

LATCH1 : 래치RSNTR1 : 공진기LATCH1: Latch RSNTR1: Resonator

C1 : 캐패시터R1 : 저항C1: Capacitor R1: Resistance

VDD : 전원전압VDD: Power Supply Voltage

상기와 같은 본 발명의 목적은 집적회로의 동작을 제어하는 신호에 따라 집적회로와 전원전압을 연결하는 스위치를 제어함으로써 달성되는 것으로, 첨부한 도면을 참조하여 본 발명에 의한 전력 저감회로를 상세히 설명하면 다음과 같다.The object of the present invention as described above is achieved by controlling a switch connecting the integrated circuit and the power supply voltage according to a signal for controlling the operation of the integrated circuit, the power reduction circuit according to the present invention will be described in detail with reference to the accompanying drawings. Is as follows.

도 2는 본 발명에 의한 전력 저감회로도로서 이에 도시한 바와 같이, 집적회로제어신호(IN1∼IN4)를 입력받아 노아조합하여 동작제어신호(SR)를 출력하는 노아게이트(NOR1)와; 상기 동작제어신호(SR)를 집적회로(IC) 내부의 롬프로그램에 의해 전환한 정지제어신호(STOP)를 그 일측 입력단에 입력받고, 타측 입력단에 공진기(RSNTR1)의 출력을 궤환용 저항(R1)을 통해 입력받아 낸드조합하여 출력하는 낸드게이트(NAND1)와; 상기 낸드게이트(NAND1)의 출력을 입력받아 카운팅하여 출력신호를 출력하는 카운터(CNTR1)와; 인버터(I1)를 통해 반전된 동작제어신호(SR)를 그 리세트단자에 입력받고, 세트단자에 상기 카운터(CNTR1)의 출력을 입력받아 래치하여 출력하는 래치(LATCH1)와; 상기 래치의 출력을 직접 및 인버터(I2)를 통해 인가 받아 집적회로(IC)로 인가되는 안정화 캐패시터(C1)에 의해 안정화된 전원전압(VDD)을 스위칭제어하는 피모스(PM1) 및 엔모스(NM1)로 구성되며, 이와 같이 구성된 본 발명에 의한 전력 저감회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.FIG. 2 is a power reduction circuit diagram according to the present invention, as shown therein, a NOR gate NOR1 which receives an integrated circuit control signal IN1 to IN4 and outputs an operation control signal SR by combining a NOR; A stop control signal STOP obtained by switching the operation control signal SR by a ROM program in the integrated circuit IC is input to one input terminal thereof, and the output of the resonator RSNTR1 is input to the other input terminal. NAND gate (NAND1) to receive the input through the NAND combination output; A counter CNTR1 that receives the count of the output of the NAND gate NAND1 and outputs an output signal; A latch (LATCH1) for receiving the operation control signal SR inverted through the inverter I1 to the reset terminal, receiving the output of the counter CNTR1 to the set terminal, and latching the output; PMOS PM1 and NMOS, which control the power supply voltage VDD stabilized by the stabilizing capacitor C1 applied to the integrated circuit IC by directly receiving the output of the latch and through the inverter I2. NM1), the power reduction circuit according to the present invention configured as described above will be described in detail with reference to the accompanying drawings.

먼저, 집적회로제어신호(IN1∼IN4)중 한 신호라도 고전위의 신호가 입력되면, 상기 집적회로제어신호(IN1∼IN4)를 입력받아 노아조합하여 출력하는 노아게이트(NOR1)의 출력인 동작제어신호(SR)는 저전위로 집적회로(IC) 및 인버터(I1)로 출력되고, 상기의 저전위의 출력신호를 상기 인버터(I1)를 통해 그 세트단자에 입력받고, 그 리세트단자에 저전위의 카운터(CNTR1) 출력을 입력받아 두신호를 래치하여 출력하는 래치(LATCH1)의 출력은 저전위로 피모스(PM1)의 게이트 및 인버터(I2)를 통해 엔모스(NM1)의 게이트로 출력되어, 상기 피모스(PM1) 및 엔모스(NM1)를 턴온(turn on) 시킨다.First, when a signal having a high potential is input to any one of the integrated circuit control signals IN1 to IN4, an operation of the output of the NOA gate NOR1 that receives the integrated circuit control signals IN1 to IN4 and outputs the result of NOR combination. The control signal SR is output to the integrated circuit IC and the inverter I1 at low potential, and the low potential output signal is inputted to the set terminal through the inverter I1, and the low level is applied to the reset terminal. The output of the latch LATCH1, which receives the output of the counter counter CNTR1 and latches the two signals, outputs the low potential to the gate of the NMOS1 through the gate of the PMOS PM1 and the inverter I2. The PMOS PM1 and the NMOS NM1 are turned on.

상기한 바와같이, 피모스(PM1) 및 엔모스(NM1)가 턴온됨에 따라, 안정화용 캐패시터(C1)를 통해 안정된 전원전압(VDD)이 집적회로(IC)의 내부에 인가된다.As described above, as the PMOS PM1 and the NMOS NM1 are turned on, the stable power supply voltage VDD is applied to the inside of the integrated circuit IC through the stabilizing capacitor C1.

그 다음, 상기 전원전압(VDD)을 인가받은 집적회로(IC)는 그 롬프로그램에 의하여 상기 입력된 저전위의 동작제어신호(SR)를 고전위의 낸드게이트제어신호(STOP)로 변환하여 낸드게이트(NAND1)의 일측 입력단으로 출력한다.Then, the integrated circuit IC receiving the power supply voltage VDD converts the input low potential operation control signal SR into a high potential NAND gate control signal STOP by the ROM program. Outputs to one side of the gate NAND1.

그 다음, 상기 고전위의 낸드게이트제어신호(STOP)를 일측 입력단에 인가받고, 타측 입력단에 공진기(RSNTR1)의 출력을 입력받은 낸드게이트(NAND1)는 상기 공진기(RSNTR1)의 출력과 위상이 반대인 클럭신호를 발생시킨다.Next, the NAND gate NAND1 receiving the high potential NAND gate control signal STOP at one input terminal and the output of the resonator RSNTR1 at the other input terminal is in phase opposite to that of the resonator RSNTR1. Generate an in clock signal.

그 다음, 상기 클럭신호를 입력받는 집적회로(IC)는 내부 동작을 통해 출력신호(OUT)를 출력한다.Then, the integrated circuit IC receiving the clock signal outputs the output signal OUT through an internal operation.

그 다음, 상기한 동작을 일정시간 유지하게 되고 일정한 시간이 경과하면, 상기 카운터(CNTR1)는 오버플로우(overflow)되어 그 출력을 고전위로하여 래치(LATCH1)의 리세트 단자로 출력한다.Then, when the above operation is maintained for a predetermined time and the predetermined time has elapsed, the counter CNTR1 overflows and outputs the output to the reset terminal of the latch LATCH1 at a high potential.

그 다음, 상기 리세트단자에 고전위의 카운터(CNTR1) 출력을 입력받은 래치(LATCH1)는 그 출력을 고전위로 하여 피모스(PM1)의 게이트 및 인버터(I2)를 통해 엔모스(NM1)의 게이트에 인가한다. 상기와 같이 래치(LATCH1)의 고전위 및 저전위 출력을 게이트에 인가받은 피모스(PM1) 및 엔모스(NM1)는 턴오프(turn off)되어 집적회로(IC)로 인가되는 전원전압(VDD)을 차단하여 집적회로(IC)의 동작을 정지시키게 된다.Next, the latch LATCH1 receiving the high potential counter CNTR1 output to the reset terminal sets the output to high potential and passes through the gate of the PMOS PM1 and the inverter I2 of the NMOS NM1. Applied to the gate. As described above, the PMOS PM1 and the NMOS N1 having the high and low potential outputs of the latch LATCH1 applied to the gate are turned off to supply the power voltage VDD to the integrated circuit IC. ) To stop the operation of the integrated circuit (IC).

상기와 같은 동작후에, 다시 집적회로를 동작시킬 경우에는 상기 설명과 같이 다시 노아게이트(NOR1)의 입력단에 고전위의 집적회로제어신호를 입력하면 된다.After the operation as described above, when the integrated circuit is operated again, a high potential integrated circuit control signal may be input again to the input terminal of the NOA gate NOR1 as described above.

상기한 바와 같이, 본 발명은 집적회로가 동작하지 않는 경우에 그 집적회로에 인가되는 전원전압을 차단하여 집적회로를 구성하는 소자들의 누설전류를 방지함으로써, 소비전력을 절감하는 효과가 있다.As described above, the present invention has the effect of reducing the power consumption by preventing the leakage current of the elements constituting the integrated circuit by cutting off the power supply voltage applied to the integrated circuit when the integrated circuit is not operating.

Claims

A NOA gate NOR1 for receiving the integrated circuit control signals IN1 to IN4 and outputting an operation control signal SR by combining the NOAs; A stop control signal STOP obtained by switching the operation control signal SR by a ROM program in the integrated circuit IC is input to one input terminal thereof, and the output of the resonator RSNTR1 is input to the other input terminal. NAND gate (NAND1) to receive the input through the NAND combination output; A counter CNTR1 that receives the count of the output of the NAND gate NAND1 and outputs an output signal; A latch (LATCH1) for receiving the operation control signal SR inverted through the inverter I1 to the reset terminal, receiving the output of the counter CNTR1 to the set terminal, and latching the output; PMOS PM1 and NMOS, which control the power supply voltage VDD stabilized by the stabilizing capacitor C1 applied to the integrated circuit IC by directly receiving the output of the latch and through the inverter I2. NM1), the power reduction circuit characterized in that the configuration.

The power reduction circuit according to claim 1, wherein the latch (LATCH1) is composed of two noar gates.