KR940005879Y1 - Inverter circuit - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 종래 기술의 인버터 회로.1 is an inverter circuit of the prior art.
제2도는 본 고안의 인버터 회로.2 is an inverter circuit of the present invention.
제3도는 입력점의 변화에 따른 본 고안의 각 트랜지스터 온, 오프 상태도.3 is a diagram illustrating each transistor on and off state according to the change of the input point.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
INPUT2: 입력점 OUTPUT2:출력점INPUT 2 : Input Point OUTPUT 2 : Output Point
VT: 트랜지스터 문턱전압V T : Transistor Threshold
본 고안은 인버터 회로에 관한 것으로, 특히 인버터 회로의 입력점의 부하가 커서 입력점 신호가 천천히 변할때 발생하는 인버터의 오버랩(overlap) 전류를 감소시키기 위한 회로 구성에 관한 것이다.The present invention relates to an inverter circuit, and more particularly, to a circuit configuration for reducing an overlap current of an inverter generated when a load of an input point of an inverter circuit is large and the input point signal changes slowly.
종래의 일반적인 인터버 회로가 제1도에 도시되어 있다. 그 구성을 보면, PMOS 트랜지스터 N7과 NMOS트랜지스터 M8이 Vcc와 Vss사이에 직렬로 연결되고, PMOS M9의 소스는 Vcc에 게이트는 입력점 INPUT1에 연결되며, 드레인은 PMOS 트랜지스터 M7의 게이트에 연결된다.A conventional general inverter circuit is shown in FIG. The configuration shows that PMOS transistor N7 and NMOS transistor M8 are connected in series between Vcc and Vss, the source of PMOS M9 is connected to Vcc, the gate is connected to input point INPUT1, and the drain is connected to the gate of PMOS transistor M7.
한편 NMOS 트랜지스터 M11의 소스는 Vss에 연결되고 게이트는 입력점 INPUT1에 연결되어 있으며, 드레인은 NMOS 트랜지스터 M8의 게이트에 연결된다. 그리고 PMOS M7의 게이트와 NMOS 트랜지스터 M8의 게이트 사이에 PMOS 트랜지스터 M10과 NMOS 트랜지스터 M12가 서로 병렬로 연결되어 있다.Meanwhile, the source of the NMOS transistor M11 is connected to Vss, the gate is connected to the input point INPUT1, and the drain is connected to the gate of the NMOS transistor M8. The PMOS transistor M10 and the NMOS transistor M12 are connected in parallel between the gate of the PMOS M7 and the gate of the NMOS transistor M8.
이와 같이 구성된 종래 기술의 인버터 작용을 보면, 입력점 INPUT1이 로우에서 하이로 바뀌면 출력점 OUTPUT1은 하이에서 로우로 바뀐다. 또한 입력점 INTPUT1이 하이에서 로우로 바뀌면, 트랜지스터 M12 및 M10이 저항 요소로 작용하여 트랜지스터 M8의 게이트 전압이 트랜지스터 M7의 게이트 전압보다 먼저 로우가 되어 트랜지스터 M8은 먼저 오프되며, 트랜지스터 M7을 온시켜 오버랩 전류가 줄어들게 된다.In the inverter operation of the prior art configured as described above, when the input point INPUT1 changes from low to high, the output point OUTPUT1 changes from high to low. In addition, when the input point INTPUT1 goes from high to low, transistors M12 and M10 act as resistance elements, so that the gate voltage of transistor M8 goes low before the gate voltage of transistor M7, transistor M8 turns off first, and turns on transistor M7 to overlap. The current will be reduced.
반대로 입력점 INPUT1이 하이에서 로우로 바뀌면 트랜지스터 M7이 먼저 오프되고 트랜지스터 M8이 나중에 온되어 앞의 경우와 마찬가지로 오버랩 전류를 줄이게 된다.Conversely, when input point INPUT1 goes from high to low, transistor M7 is turned off first and transistor M8 is turned on later to reduce the overlap current as before.
이와 같이 구성 및 작용하는 종래 기술의 인버터는 입력점 INPUT1의 슬로프 (Slope)가 느려질 경우 오버랩전류가 많아지게 된다. 즉, 입력점 INPUT1이 Vcc에서 Vss로 갈때 입력점에 Vcc-VT이하에서 부터 트랜지스터 M9, M11, 및 M7, M8이 온되어 전류가 흘리기 시작하여 입력점이 VT까지 내려가면 트랜지스터 M11이 오프되고 M7이 오프되어 전류의 흐름이 중단된다. 즉, 입력점이 Vcc-VT에서 VT까지의 구간에서 전류가 흐르게된다.The inverter of the related art constructed and acting as described above increases the overlap current when the slope of the input point INPUT1 becomes slow. That is, the input point INPUT1 the input point galttae to Vss at Vcc Vcc-V T less transistors M9, M11, and M7, since in the M8 are turned on drops from V point is input by electric current starts to flow T transistor M11 is turned off M7 is turned off to stop the flow of current. That is, current flows in the interval from the input point Vcc-V T to V T.
본 고안은 이와 같은 문제점을 해결하기 위해 안출된 것으로서 그 구성을 보면 제2도에서 도시된 바와 같이, 인버터 회로에 있어서, 소스 및 게이트가 입력점에 연결되고 드레인은, 출력점에 드레인이 연결되고 소스에 Vcc가 연결된 PMOS 트랜지스터 M1의 게이트에 연결되는 NMOS 트랜지스터 M3와, 소스가 입력점에 연결되고 게이트는 트랜지스터 M3의 드레인에 연결되며 드레인은, 소스가 Vss에 연결되고 드레인이 출력점에 연결되고 NMOS 트랜지스터 M2의 게이트에 연결되는 NMOS 트랜지스터 M5와, 소스 및 게이트가 입력점에 연결되고 드레인을 NMOS 트랜지스터 M2의 게이트 연결되는 PMOS 트랜지스터 M6와, 소스가 입력점에 연결되며 게이트는 트랜지스터 M6의 드레인에 연결되고 드레인은 트랜지스터 M1의 게이트에 연결되는 PMOS 트랜지스터 M4를 포함하여 이루어지는 인버터 회로로 이루어진다.The present invention is devised to solve such a problem. As shown in FIG. 2, in the inverter circuit, a source and a gate are connected to an input point, and a drain is connected to an output point. NMOS transistor M3 connected to the gate of PMOS transistor M1 with Vcc connected to the source, the source connected to the input point, the gate connected to the drain of transistor M3, the drain connected to the source to Vss and the drain connected to the output point NMOS transistor M5 connected to the gate of NMOS transistor M2, PMOS transistor M6 having a source and a gate connected to the input point and a drain connected to the gate of NMOS transistor M2, and a source connected to the input point and the gate connected to the drain of transistor M6. Connected and drained comprises a PMOS transistor M4 connected to the gate of transistor M1. Composed of the inverter circuit.
본 발명의 작용 및 효과를 보면 입력점(INPUT2)이 Vcc가 인가되면, PIN점은 Vcc이며, NIN점은 Vcc-VTN이 되어 출력점(OUTPUT2)은 Vss가 된다.When the input point INPUT2 is applied to Vcc, the PIN point is Vcc, the NIN point is Vcc-V TN , and the output point OUTPUT2 is Vss.
이때 입력점이 Vcc에서 Vcc-VT로 내려가면 PIN점은 Vcc가 되고 NIN점은 Vcc-VT로 계속 머물러서 트랜지스터 M1을 오프시키고 있으므로 전류는 흐르지 못한다. 다시 입력점이 Vcc-2VT까지 내려가면 PIN은 Vcc-VT까지 내려가고 NIN은 Vcc-VT가 되어 역시 입력점이 Vcc-VT에서 Vcc-2VT범위에서도 트랜지스터 M1은 오프되고 전류가 흐르지 않는다. 입력점이 Vcc-2VT이하로 내려가면 트랜지스터 M1이 온되기 시작하여 입력점이 VT이하로 되면 트랜지스터 M2가 오프되고 트랜지스터 M1은 오프되어 전류가 흐르지 않는다. 입력점이 Vcc-2VT이하로 내려가면 트랜지스터 M1이 온되기 시작하여 입력점이 VT이하로 되면 트랜지스터 M2가 오프되고 트랜지스터 M1이 온되어 출력점이 Vcc가 된다. 반대로 입력점이 Vss에서 Vcc로 바뀌면 입력점이 2VT까지 올라갈때까지 트랜지스터 M1 및 M2에 의한 오버랩 전류는 흐르지 않게된다. 입력점이 Vcc-VT까지 가면 트랜지스터 M1은 오프되고 트랜지스터 M2는 온되어 출력은 Vss로 된다.At this time, when the input point goes from Vcc to Vcc-V T , the PIN point becomes Vcc and the NIN point stays at Vcc-V T to turn off the transistor M1, so no current flows. When the input point goes down to Vcc-2VT, the PIN goes down to Vcc-VT and NIN goes to Vcc-VT. Transistor M1 is turned off and no current flows even in the range of Vcc-VT to Vcc-2VT. When the input point falls below Vcc-2VT, transistor M1 starts to turn on. When the input point falls below VT, transistor M2 turns off and transistor M1 turns off so that no current flows. When the input point falls below Vcc-2VT, transistor M1 starts to turn on. When the input point falls below VT, transistor M2 turns off and transistor M1 turns on, resulting in an output point of Vcc. Conversely, if the input point changes from Vss to Vcc, the overlap current by transistors M1 and M2 will not flow until the input point goes up to 2VT. When the input point reaches Vcc-VT, transistor M1 is off and transistor M2 is on, and the output is at Vss.
제3도는 입력점의 변화에 따른 각 트랜지스터의 온, 오프 상태를 도시한다.3 shows the on and off states of each transistor according to the change of the input point.
종래 기술에서는 입력점이 Vcc에서 Vss로 갈때 전류가 흐르는 구간은 Vcc-VT에서 Vt사이의 구간이며 본 고안에 의한 구간은 Vcc-2VT에서 VT사이에서 흐르는 전류가 흐른다.In the prior art, when the input point goes from Vcc to Vss, a section in which current flows is a section between Vcc-VT and Vt, and a section according to the present invention flows a current flowing between Vcc-2VT and VT.
또 입력점이 Vss에서 Vcc로 갈때 종래의 기술에서는 입력점이 VT에서 Vcc-VT 3구간에서 오버랩 전류가 흐르며 본 고안의 구성에서는 2VT에서 Vcc-VT사이에서 오버랩 전류가 흐른다.In addition, when the input point goes from Vss to Vcc, in the prior art, the input current flows in the Vcc-VT 3 section from VT, and in the present invention, the overlap current flows between 2VT and Vcc-VT.
이와 같이 본 고안을 사용하므로 종래 기술에서 비해 4개의 소자만 추가하므로 레이아웃 면적이 좁을 경우 사용이 용이하며, 오버랩 전류를 흘릴수 있는 구간을 축소시켰으므로 저전력용 드라이버로 사용할 수 있다. 또한 입력점의 슬로우프가 느려서 오버랩 전류가 많이 흐르는 경우에 유용하게 사용할 수 있다.As the present invention is used, since only four elements are added as compared to the related art, it is easy to use when the layout area is narrow, and it can be used as a low-power driver because the section that allows the overlap current can be reduced. In addition, it is useful to use when the overlapping current flows due to the slow loop of the input point.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019910023694U KR940005879Y1 (en) | 1991-12-24 | 1991-12-24 | Inverter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019910023694U KR940005879Y1 (en) | 1991-12-24 | 1991-12-24 | Inverter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930016774U KR930016774U (en) | 1993-07-29 |
| KR940005879Y1 true KR940005879Y1 (en) | 1994-08-26 |
Family
ID=19325394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019910023694U KR940005879Y1 (en) | 1991-12-24 | 1991-12-24 | Inverter circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940005879Y1 (en) |
-
1991
- 1991-12-24 KR KR2019910023694U patent/KR940005879Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930016774U (en) | 1993-07-29 |
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