KR100295660B1

KR100295660B1 - Oscillator Circuit

Info

Publication number: KR100295660B1
Application number: KR1019980036761A
Authority: KR
Inventors: 최윤경
Original assignee: 현대반도체 주식회사
Priority date: 1998-09-07
Filing date: 1998-09-07
Publication date: 2001-08-07
Also published as: KR20000018914A

Abstract

본 발명은 발진기 회로에 관한 것으로, 종래에는 사용되는 소자들의 갯수가 많고, 피모스트랜지스터와 엔모스트랜지스터가 래치부 인버터의 출력을 스위칭 시킬 수 있을 정도의 크기로 설계되어야 하며, 또한 스위칭될 때의 전류소모가 많은 문제점이 있었다. 따라서, 본 발명은 기준 전류전원을 통해 일정한 전류를 출력하는 전류미러와; 상기 전류미러로부터 출력되는 전류를 스위칭하는 스위칭부와; 상기 스위칭부를 통해 전류가 공급되면 충전하고, 전류가 차단되면 방전하는 충방전부와; 상기 충방전부의 충전 및 방전양에 따라 상기 기준 전류전원의 전류를 통해 상기 스위칭부의 스위칭을 제어하는 센싱부로 구성되는 발진기 회로를 제공하여 씨모스트랜지스터 제조공정을 통해 사용되는 소자들을 구현하고 아울러 사용갯수를 최소화함에 따라 집적회로에 내장할 수 있는 효과와; 사용되는 기준 전류전원의 전류값을 매우 작게 할 수 있어 전류소모를 최소화 할 수 있는 효과와; 충방전부의 커패시터와 저항의 값을 통해 출력신호의 주파수를 조절할 수 있는 효과와; 제1노드의 전압을 통해 50%의 듀티비를 갖는 클럭을 발생시킬 수 있는 부수적 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an oscillator circuit. In the related art, the number of devices used in the related art is large, and the size of the PMOS transistor and the ENMOS transistor should be designed such that the output of the latch inverter can be switched. Current consumption was a lot of problems. Therefore, the present invention and the current mirror for outputting a constant current through the reference current power supply; A switching unit for switching a current output from the current mirror; A charging and discharging unit which charges when a current is supplied through the switching unit and discharges when the current is cut off; By providing an oscillator circuit comprising a sensing unit for controlling the switching of the switching unit through the current of the reference current power supply in accordance with the charge and discharge amount of the charge and discharge unit to implement the elements used in the CMOS transistor manufacturing process and the number of uses By minimizing the effect that can be embedded in the integrated circuit; The current value of the reference current power supply to be used can be made very small and the current consumption can be minimized; An effect of adjusting the frequency of the output signal through the values of the capacitor and the resistor of the charge / discharge unit; There is a side effect of generating a clock having a duty ratio of 50% through the voltage of the first node.

Description

Oscillator Circuit

본 발명은 발진기(oscillator) 회로에 관한 것으로, 특히 소자갯수와 전력소모를 최소화 하여 집적회로에 내장하기에 적당하도록 한 발진기 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an oscillator circuit, and more particularly, to an oscillator circuit suitable for embedding in an integrated circuit by minimizing the number of devices and power consumption.

종래의 발진기 회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Referring to the accompanying drawings, a conventional oscillator circuit is described in detail as follows.

도1은 종래의 발진기 회로도로서, 이에 도시한 바와같이 일측이 접지된 커패시터(C1)에 충전된 전압을 입력받아 각기 반전출력하는 인버터(INV1,INV2)와; 전원전압(VDD)과 접지 사이에 직렬접속되어 게이트에 각각 인버터(INV1,INV2)의 출력을 입력받는 피모스트랜지스터(PM1) 및 엔모스트랜지스터(NM1)와; 그 피모스트랜지스터(PM1)와 엔모스트랜지스터(NM1)의 드레인 접속점의 출력을 래치하는 래치부(1)와; 그 래치부(1)의 출력을 차례로 반전하는 인버터(INV7,INV8)와; 그 인버터(INV8)의 출력을 반전하여 상기 커패시터(C1)에 충전하는 인버터(INV9)로 구성되며, 이때 상기 인버터(INV1)는 인버터(INV2)에 비해 높은 전압에서 구동되도록 설계된다.1 is a circuit diagram of a conventional oscillator, and as shown therein, inverters INV1 and INV2 that receive voltages charged from grounded capacitor C1 and invert each of them; A PMOS transistor PM1 and an NMOS transistor NM1 connected in series between the power supply voltage VDD and the ground to receive the outputs of the inverters INV1 and INV2 respectively; A latch unit 1 for latching an output of the drain connection point of the PMOS transistor PM1 and the NMOS transistor NM1; Inverters INV7 and INV8 which invert the output of the latch portion 1 in sequence; Inverter INV9 is configured to invert the output of the inverter INV8 and charge the capacitor C1, wherein the inverter INV1 is designed to be driven at a higher voltage than the inverter INV2.

그리고, 상기 래치부(1)는 입력측과 출력측이 피모스트랜지스터(PM1)와 엔모스트랜지스터(NM1)의 드레인 접속점에 각기 접속되어 그 드레인 접속점의 출력을 차례로 반전하는 인버터(INV3,INV4) 및 인버터(INV5,INV6)로 구성된다.In addition, the latch unit 1 includes an inverter (INV3, INV4) and an inverter in which an input side and an output side are respectively connected to drain connection points of the PMOS transistor PM1 and the NMOS transistor NM1, and invert the output of the drain connection point. It consists of (INV5, INV6).

이하, 상기한 바와같은 종래 발진기 회로의 동작을 설명한다.The operation of the conventional oscillator circuit as described above is explained below.

먼저, 초기상태로 상기 래치부(1)가 저전위를 래치출력하고 있다고 가정하면, 그 래치부(1)의 출력은 인버터(INV7,INV8)를 통해 차례로 반전된 후, 다시 인버터(INV9)를 통해 반전되어 고전위로 출력되므로, 커패시터(C1)의 충전전압이 상승하기 시작한다.First, assuming that the latch unit 1 latches the low potential in the initial state, the output of the latch unit 1 is inverted in turn through the inverters INV7 and INV8, and then the inverter INV9 is again inverted. Since the inverted through the high potential output, the charge voltage of the capacitor (C1) begins to rise.

이때, 인버터(INV2)가 인버터(INV1)에 비해 낮은 전압에서 구동되므로 인버터(INV2)는 저전위, 인버터(INV1)는 고전위를 출력한다.At this time, since the inverter INV2 is driven at a lower voltage than the inverter INV1, the inverter INV2 outputs a low potential and the inverter INV1 outputs a high potential.

따라서, 피모스트랜지스터(PM1)와 엔모스트랜지스터(NM1)는 턴오프되어 그 드레인 접속점으로부터 저전위가 출력되고, 그 저전위가 래치부(1)에 의해 유지된다.Accordingly, PMOS transistor PM1 and NMOS transistor NM1 are turned off to output a low potential from the drain connection point, and the low potential is held by the latch portion 1.

그리고, 상기 커패시터(C1)의 충전전압이 더욱 상승하여 인버터(INV1,INV2)가 모두 구동되면 상기 피모스트랜지스터(PM1)가 턴온된다.In addition, when the charging voltage of the capacitor C1 increases further and both the inverters INV1 and INV2 are driven, the PMOS transistor PM1 is turned on.

따라서, 상기 피모스트랜지스터(PM1)와 엔모스트랜지스터(NM1)의 드레인 접속점으로부터 고전위가 출력되고, 그 고전위가 래치부(1)에 의해 유지된다.Therefore, a high potential is output from the drain connection point of the said PMOS transistor PM1 and the NMOS transistor NM1, and the high potential is hold | maintained by the latch part 1. As shown in FIG.

이때, 상기 래치부(1)의 고전위 출력은 인버터(INV7,INV8)를 통해 차례로 반전된 후, 다시 인버터(INV9)를 통해 반전되어 저전위로 출력되므로, 커패시터(C1)의 충전전압은 방전된다.At this time, since the high potential output of the latch unit 1 is inverted in turn through the inverters INV7 and INV8 and then inverted again through the inverter INV9 to be output at a low potential, the charging voltage of the capacitor C1 is discharged. .

상기 커패시터(C1)의 충전전압이 방전되어 먼저 인버터(INV1)의 출력이 스위칭되고, 인버터(INV2)의 출력이 스위칭 될 만큼 낮아지면, 피모스트랜지스터(PM1)이 턴오프된 후, 엔모스트랜지스터(NM1)가 턴온되어 피모스트랜지스터(PM1)와 엔모스트랜지스터(NM1)의 드레인 접속점으로부터 고전위가 출력되고, 그 고전위가 래치부(1)에 의해 유지된다.When the charge voltage of the capacitor C1 is discharged so that the output of the inverter INV1 is first switched and the output of the inverter INV2 is low enough to switch, the PMOS transistor PM1 is turned off, and then the NMOS transistor is turned off. NM1 is turned on, and a high potential is output from the drain connection point of PMOS transistor PM1 and NMOS transistor NM1, and the high potential is held by latch section 1.

상기 래치부(1)의 출력은 인버터(INV7,INV8)를 통해 차례로 반전된 후, 다시 인버터(INV9)를 통해 반전되어 고전위로 출력되므로, 커패시터(C1)의 충전전압이 다시 상승하기 시작한다.Since the output of the latch unit 1 is inverted in turn through the inverters INV7 and INV8 and then inverted through the inverter INV9 and output at high potential, the charging voltage of the capacitor C1 starts to rise again.

그러나, 상기한 바와같은 종래의 발진기 회로는 사용되는 소자들의 갯수가 많고, 피모스트랜지스터와 엔모스트랜지스터가 래치부 인버터의 출력을 스위칭 시킬 수 있을 정도의 크기로 설계되어야 하며, 또한 스위칭될 때의 전류소모가 많은 문제점이 있었다.However, the conventional oscillator circuit as described above has a large number of devices used, and is designed to be large enough to allow the PMOS transistors and the ENMOS transistors to switch the output of the latch inverter, and also when switching Current consumption was a lot of problems.

본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 소자갯수를 최소화하여 칩에 내장할 수 있고 아울러 전력소모를 최소화할 수 있는 발진기 회로를 제공하는데 있다.The present invention has been made to solve the conventional problems as described above, an object of the present invention is to provide an oscillator circuit that can be embedded in the chip to minimize the number of devices and minimize the power consumption.

상기한 바와같은 본 발명의 목적을 달성하기 위한 발진기 회로는 기준 전류전원을 통해 일정한 전류를 출력하는 전류미러와; 상기 전류미러로부터 출력되는 전류를 스위칭하는 스위칭부와; 상기 스위칭부를 통해 전류가 공급되면 충전하고, 전류가 차단되면 방전하는 충방전부와; 상기 충방전부의 충전 및 방전양에 따라 상기 기준 전류전원의 전류를 통해 상기 스위칭부의 스위칭을 제어하는 센싱부를 구비하여 구성함으로써 달성되는 것으로, 본 발명에 의한 발진기 회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.An oscillator circuit for achieving the object of the present invention as described above comprises a current mirror for outputting a constant current through a reference current power supply; A switching unit for switching a current output from the current mirror; A charging and discharging unit which charges when a current is supplied through the switching unit and discharges when the current is cut off; It is achieved by including a sensing unit for controlling the switching of the switching unit through the current of the reference current power source according to the charge and discharge amount of the charge and discharge unit, will be described in detail with reference to the accompanying drawings, the oscillator circuit according to the present invention. Is as follows.

도2는 본 발명의 일 실시예를 보인 회로구성도로서, 이에 도시한 바와같이 기준 전류전원(Ibias)을 통해 일정한 전류를 공급하는 전류미러(10)와; 그 전류미러(10)로부터 공급되는 전류를 인가 및 차단하는 스위칭부(20)와; 그 스위칭부(20)를 통해 전류미러(10)로부터 전류가 공급되면 충전하고, 차단되면 방전하는 충방전부(30)와; 그 충방전부(30)의 충전 및 방전양을 센싱하여 상기 전류미러(10)의 기준 전류전원(Ibias)으로부터 입력되는 전류를 통해 상기 스위칭부(20)의 스위칭을 제어하는 센싱부(40)로 구성된다.Figure 2 is a circuit diagram showing an embodiment of the present invention, as shown therein a current mirror 10 for supplying a constant current through the reference current power supply (Ibias); A switching unit 20 for applying and cutting off the current supplied from the current mirror 10; A charge / discharge unit 30 which charges when a current is supplied from the current mirror 10 through the switching unit 20 and discharges when it is cut off; The sensing unit 40 controls the switching of the switching unit 20 through the current input from the reference current power source Ibias of the current mirror 10 by sensing the charge and discharge amount of the charge and discharge unit 30. It is composed.

이때, 상기 전류미러(10)는 소스와 드레인 사이에 기준 전류전원(Ibias)이 접속된 피모스트랜지스터(PM11) 및 게이트와 드레인이 공통접속된 피모스트랜지스터(PM12)의 각 소스가 전원전압(VDD)에 접속되고, 각 게이트가 공통접속되어 구성된다.In this case, the current mirror 10 includes a source voltage (PIM transistor) having a reference current power source (Ibias) connected between a source and a drain, and a source of a PMOS transistor (PM12) having a gate and a drain connected in common. VDD), and the gates are connected in common.

그리고, 상기 스위칭부(20)는 드레인이 상기 피모스트랜지스터(PM12)의 드레인에 접속되고, 게이트가 상기 기준 전류전원(Ibias)에 접속된 엔모스트랜지스터(NM21)로 구성된다.In addition, the switching unit 20 includes an NMOS transistor NM21 having a drain connected to the drain of the PMOS transistor PM12 and a gate connected to the reference current power source Ibias.

그리고, 상기 충방전부(30)는 상기 엔모스트랜지스터(NM21)의 소스와 접지사이에 병렬접속된 커패시터(C31)와 저항(R31)으로 구성된다.In addition, the charging and discharging unit 30 includes a capacitor C31 and a resistor R31 connected in parallel between a source of the NMOS transistor NM21 and a ground.

그리고, 상기 센싱부(40)는 게이트가 상기 엔모스트랜지스터(NM21)의 드레인에 접속되고, 드레인이 상기 기준 전류전원(Ibias)에 접속되어 그 드레인에서 출력신호(OUT)가 출력되며, 소스가 접지된 엔모스트랜지스터(NM41)로 구성된다.The sensing unit 40 has a gate connected to the drain of the NMOS transistor NM21, a drain connected to the reference current power source Ibias, and an output signal OUT is output from the drain. It is composed of a grounded NMOS transistor (NM41).

이때, 미설명부호 'N1,N2,N3'은 상기 스위칭부(20) 엔모스트랜지스터(NM21)의 게이트와 센싱부(40) 엔모스트랜지스터(NM41)의 드레인 접속점의 제1노드(N1)와; 그 엔모스트랜지스터(NM21)의 소스와 엔모스트랜지스터(NM41)의 게이트 접속점의 제2노드(N2)와; 상기 전류미러(10) 피모스트랜지스터(PM12)와 엔모스트랜지스터(NM21)의 드레인 접속점의 제3노드(N3)이다.In this case, reference numerals 'N1, N2, N3' and the first node N1 of the drain connection point of the gate of the switching unit 20 NMOS transistor NM21 and the sensing unit 40 NMOS transistor NM41 may be used. ; A second node N2 of the source of the NMOS transistor NM21 and the gate connection point of the NMOS transistor NM41; The third node N3 of the drain connection point of the current mirror 10 PIM transistor PM12 and NMOS transistor NM21 is formed.

이하, 상기한 바와같이 구성된 본 발명의 일 실시예에 대한 동작을 설명한다.Hereinafter, the operation of the embodiment of the present invention configured as described above will be described.

먼저, 스위칭부(20)의 엔모스트랜지스터(NM21)가 턴오프되어 충방전부(30)의 커패시터(C31)에 충전된 전압이 저항(R31)을 통해 방전되는 경우에 커패시터(C31)의 충전전압(제2노드의 전압)을 게이트에 입력받는 센싱부(40) 엔모스트랜지스터(NM41)는 턴온양이 점차 감소하여 그 드레인에 걸리는 전압(제1노드의 전압)이 방전양에 비례하여 상승하게 된다.First, the charging voltage of the capacitor C31 when the NMOS transistor NM21 of the switching unit 20 is turned off so that the voltage charged in the capacitor C31 of the charging / discharging unit 30 is discharged through the resistor R31. In the sensing unit 40 of the sensing unit 40 which receives the voltage of the second node (NM41), the turn-on amount gradually decreases so that the voltage applied to the drain thereof (the voltage of the first node) increases in proportion to the discharge amount. do.

이때, 상기 제1,제2노드(N1,N2)의 전압차가 엔모스트랜지스터(NM21)의 문턱전압보다 높아지게 되면 엔모스트랜지스터(NM21)의 턴온량이 점차 증가한다.At this time, when the voltage difference between the first and second nodes N1 and N2 becomes higher than the threshold voltage of the NMOS transistor NM21, the turn-on amount of the NMOS transistor NM21 gradually increases.

즉, 제1노드(N1)의 전압이 상승할수록 제3노드(N3)의 전압이 하강하게 되어 전류미러(10)의 피모스트랜지스터(PM12)를 통해 흐르는 전류가 증가하므로, 제1노드(N1)의 전압은 더욱 상승한다.That is, as the voltage of the first node N1 increases, the voltage of the third node N3 decreases, so that the current flowing through the PMOS transistor PM12 of the current mirror 10 increases, and thus, the first node N1. ) Rises further.

상기 제1노드(N1)의 전압이 전원전압(VDD)의 레벨까지 급속히 상승하면 상기 스위칭부(20)의 엔모스트랜지스터(NM21)가 턴온되고, 따라서 충방전부(30)의 커패시터(C31)에는 충전이 급속히 이루어진다.When the voltage of the first node N1 rises rapidly to the level of the power supply voltage VDD, the NMOS transistor NM21 of the switching unit 20 is turned on, so that the capacitor C31 of the charge / discharge unit 30 is turned on. Charging takes place rapidly.

그리고, 상기 커패시터(C31)에 충전된 전압(제2노드의 전압)이 센싱부(40) 엔모스트랜지스터(NM41)의 게이트에 입력되므로, 턴온양이 증가하여 제1노드(N1)의 전압이 점차 하강한다.In addition, since the voltage charged in the capacitor C31 (the voltage of the second node) is input to the gate of the sensing unit 40 NMOS transistor NM41, the turn-on amount is increased to increase the voltage of the first node N1. Gradually descend.

이때, 상기 제1노드(N1)의 전압이 제3노드(N3)의 전압과 엔모스트랜지스터(NM21)의 문턱전압을 더한 값보다 낮아지면 엔모스트랜지스터(NM1)는 선형모드(linear mode)에서 포화모드(saturation mode)로 바뀌게 된다.At this time, when the voltage of the first node N1 becomes lower than the value of the voltage of the third node N3 and the threshold voltage of the nMOS transistor NM21, the NMOS transistor NM1 is in a linear mode. The saturation mode is changed.

상기한 바와같이 제1노드(N1)의 낮아질수록 제3노드(N3)의 전압이 상승하게 되어 전류미러(10)의 피모스트랜지스터(PM12)를 통해 흐르는 전류가 감소하므로, 제1노드(N1)의 전압은 더욱 낮아진다.As described above, since the voltage of the third node N3 increases as the first node N1 decreases, the current flowing through the PMOS transistor PM12 of the current mirror 10 decreases, and thus, the first node N1. ) Voltage becomes even lower.

상기 제1노드(N1)의 전압이 급격히 낮아지면 엔모스트랜지스터(NM21)가 턴오프되고, 따라서 충방전부(30)의 커패시터(C31)에 충전된 전압이 저항(R31)을 통해 방전된다.When the voltage of the first node N1 is drastically lowered, the NMOS transistor NM21 is turned off, so that the voltage charged in the capacitor C31 of the charge / discharge unit 30 is discharged through the resistor R31.

한편, 도3,도4는 상기한 바와같은 제1,제2노드(N1,N2)의 파형도를 각각 도시하였고, 도5는 제1∼제3노드(N1∼N3)의 파형도를 도시하였다.3 and 4 show the waveform diagrams of the first and second nodes N1 and N2 as described above, and FIG. 5 shows the waveform diagrams of the first to third nodes N1 to N3. It was.

상기한 바와같은 본 발명에 의한 발진기 회로는 씨모스트랜지스터 제조공정을 통해 사용되는 소자들을 구현하고 아울러 사용갯수를 최소화함에 따라 집적회로에 내장할 수 있는 효과와; 사용되는 기준 전류전원의 전류값을 매우 작게 할 수 있어 전류소모를 최소화 할 수 있는 효과와; 충방전부의 커패시터와 저항의 값을 통해 출력신호의 주파수를 조절할 수 있는 효과와; 상기 제1노드의 전압을 통해 50%의 듀티비를 갖는 클럭을 발생시킬 수 있는 부수적 효과가 있다.The oscillator circuit according to the present invention as described above has the effect that can be embedded in the integrated circuit by implementing the devices used through the CMOS transistor manufacturing process and minimize the number of uses; The current value of the reference current power supply to be used can be made very small and the current consumption can be minimized; An effect of adjusting the frequency of the output signal through the values of the capacitor and the resistor of the charge / discharge unit; There is a side effect of generating a clock having a duty ratio of 50% through the voltage of the first node.

도1은 종래의 발진기 회로도.1 is a conventional oscillator circuit diagram.

도2는 본 발명의 일 실시예를 보인 회로구성도.Figure 2 is a circuit diagram showing an embodiment of the present invention.

도3은 도2에 있어서, 제2노드의 파형도.3 is a waveform diagram of a second node in FIG. 2; FIG.

도4는 도2에 있어서, 제1노드의 파형도.4 is a waveform diagram of a first node in FIG. 2;

도5는 도2에 있어서, 제1∼제3노드의 파형도.FIG. 5 is a waveform diagram of first to third nodes in FIG. 2; FIG.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

10:전류미러 20:스위칭부10: current mirror 20: switching unit

30:충방전부 40:센싱부30: charging / discharging part 40: sensing part

Ibias:기준 전류전원Ibias: Reference Current Power

Claims

A current mirror for outputting a constant current through the reference current power supply; A switching unit for switching a current output from the current mirror; A charging and discharging unit which charges when a current is supplied through the switching unit and discharges when the current is cut off; And a sensing unit configured to control switching of the switching unit through the current of the reference current power source according to the charge discharge amount of the charge and discharge unit.

2. The gate of claim 1, wherein the current mirror includes a gate of a first PMOS transistor having a reference current power source connected between a source and a drain, and a source of a second PMOS transistor having a common gate and drain connected to a power supply voltage. Oscillator circuit characterized in that the common connection is configured with each other.

3. The oscillator circuit according to claim 1 or 2, wherein the switching part is composed of a first NMOS transistor having a drain connected to the drain of the second PMOS transistor and a gate connected to the reference current power supply.

4. The oscillator circuit according to claim 3, wherein the charge / discharge unit is composed of a capacitor and a resistor connected in parallel between the source and the ground of the first NMOS transistor.

5. The method of claim 1, wherein the sensing unit comprises a second NMOS transistor having a gate connected to a source of the first NMOS transistor, a drain connected to the quasi-current power supply, and a source grounded. Oscillator circuit.