KR19980033199A - Semiconductor integrated circuit device and manufacturing method thereof and semiconductor wafer and manufacturing method thereof - Google Patents
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Abstract
반도체 집적회로장치 및 그 제조방법에 관한 것으로서, 에피택셜 웨이퍼를 사용한 MIS디바이스의 제조코스트를 저감할 수 있는 기술을 제공하기 위해, 주면상에 에피택셜층이 형성된 실리콘기판을 마련하는 공정과 실리콘기판과 에피택셜층과의 계면부근에 도달하도록 불순물을 이온주입해서 계면부근에 실리콘기판 및 에피택셜층보다 고불순물농도의 이온주입층을 형성하는 공정을 포함하는 구성으로 하였다.The present invention relates to a semiconductor integrated circuit device and a method for manufacturing the same, the process of preparing a silicon substrate having an epitaxial layer formed on a main surface thereof, in order to provide a technology capable of reducing the manufacturing cost of an MIS device using an epitaxial wafer. And impurity ions are implanted to reach the interface between the epitaxial layer and the epitaxial layer, thereby forming a ion implantation layer having a higher impurity concentration than the silicon substrate and the epitaxial layer.
이와 같이 구성하는 것에 의해, 에피택셜기판의 특성을 손상시키는 일 없이 에피택셜층의 막두께를 얇게 할 수 있으므로 반도체 집적회로장치의 제조비용을 저감시킬 수 있다는 효과가 얻어진다.By configuring in this way, the thickness of the epitaxial layer can be made thin without compromising the characteristics of the epitaxial substrate, and thus, the manufacturing cost of the semiconductor integrated circuit device can be reduced.
Description
본 발명은 반도체 집적회로장치 및 그 제조방법에 관한 것으로서, 특히 단결정 실리콘(Si) 웨이퍼의 주면상에 성장시킨 에피택셜층에 MISFET(Metal Iinsul ator Semiconductor Field Effect Transistor)을 형성하는 반도체 집적회로장치에 적용해서 유효한 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and a method for manufacturing the same, and more particularly, to a semiconductor integrated circuit device for forming a metal insulator semiconductor field effect transistor (MISFET) on an epitaxial layer grown on a main surface of a single crystal silicon (Si) wafer. It is about the technique effective by application.
촤근, 집적회로를 MISFET로 구성하는 MIS디바이스의 분야에 있어서는 상보형 MISFET의 래치업내성의 향상이나 게이트 절연막의 막질의 개선을 도모하기 위해, CZ(Czochralski)법에 의해 제조한 단결정 실리콘 웨이퍼(CZ웨이퍼)의 주면상에 에피택셜층을 성장시킨 소위 에피택셜 웨이퍼의 도입이 진행되고 있다.In the field of MIS devices in which integrated circuits are composed of MISFETs, single crystal silicon wafers (CZ) manufactured by the CZ (Czochralski) method to improve the latchup resistance of complementary MISFETs and the film quality of gate insulating films are proposed. Introduction of so-called epitaxial wafers in which an epitaxial layer is grown on a main surface of a wafer) is progressing.
또, CZ웨이퍼는 잉곳(ingot)의 인상(끌어올림)시에 혼입하는 피트(pit) 등의 결정결함에 기인하는 게이트 내압 불량이나 누설전류의 증대가 염려되고 있기 때문에, 대표적인 범용메모리인 DRAM(Dynamic Random Access Memory)에 있어서는 에피택셜 웨이퍼를 사용하는 것에 의해 누설전류의 저감에 의한 제조효율의 향상을 기대할 수 있다.In addition, since CZ wafers are concerned about the failure of gate breakdown voltage and the increase of leakage current due to crystal defects such as pits that are mixed when the ingot is pulled up, the leakage current is increased. In the case of a dynamic random access memory, an epitaxial wafer can be used to improve the manufacturing efficiency by reducing the leakage current.
일본국 특허공개공보 평성1-260832호에 기재된 에피택셜 웨이퍼는 CZ웨이퍼의 주면에 불순물을 도입한 후 그 주면상에 에피택셜층을 성장시키는 것에 의해 에피택셜 성장시의 열에 의해 상기 불순물을 위쪽으로 확산시켜 확산층을 형성하고 있다.In the epitaxial wafer described in Japanese Patent Application Laid-Open No. HEI 1-260832, the impurity is introduced upward by heat during epitaxial growth by introducing an impurity into the main surface of the CZ wafer and then growing an epitaxial layer on the main surface. By diffusing, a diffusion layer is formed.
MIS디바이스용 에피택셜 웨이퍼는 래치업내성의 향상을 도모하기 위행 불순물을 고농도로 첨가한 저저항의 CZ웨이퍼를 사용한다. 또, 에피택셜웨이퍼는 에피택셜성장시의 열처리에 의해 웨이퍼중의 산소석출이 억제되고 중금속 등의 오염물질을 포획하는 게터링능력이 저하하므로 이 케터링능력의 저하를 보상한다는 관점에서도 CZ웨이퍼에 고농도의 불순물을 첨가할 필요가 있다.The epitaxial wafer for MIS devices uses a low-resistance CZ wafer containing high concentrations of impurity impurities to improve latchup resistance. In addition, since epitaxial wafers are suppressed from oxygen deposition in the wafer by the heat treatment during epitaxial growth, and the gettering ability of trapping contaminants such as heavy metals is reduced, high concentrations of CZ wafers can be obtained from the viewpoint of compensating for this deterioration of the catering capacity. It is necessary to add impurities.
그러나, 불순물을 고농도로 첨가한 CZ웨이퍼의 주면상에 에피택셜층을 형성하면 에피택셜 성장시 또는 프로세스도중의 열처리에 의해 CZ웨이퍼중의 불순물이 에피택셜층으로 확산하여 에피택셜층의 불순물 프로파일을 변동시키고 디바이스의 특성을 열화시킬 우려가 있다.However, if the epitaxial layer is formed on the main surface of the CZ wafer to which impurities are added at a high concentration, the impurities in the CZ wafer diffuse into the epitaxial layer during the epitaxial growth or during the process, thereby improving the impurity profile of the epitaxial layer. It may fluctuate and deteriorate the characteristics of the device.
또, CZ웨이퍼의 표면에는 잉곳의 인상시에 발생한 COP(Crystal Originated Pit) 등의 미소결함이나 폴리싱공정 등에 의해 발생한 잠상(潛傷:latent scores)이 존재하고 이들이 에피택셜층의 내부에 전이를 형성하는 원인으로 되고 있다. 그 때문에, 에피택셜층의 막두께가 얇으면 이 전이가 에피택셜층의 표면까지 도달하여 MISFET의 특성에 악영향을 끼친다.On the surface of the CZ wafers, late defects such as micro-defects such as COP (Crystal Originated Pit) generated at the time of ingot pulling or latent scores generated by the polishing process, etc., are formed and they form a transition inside the epitaxial layer. It becomes the cause to do it. Therefore, when the thickness of the epitaxial layer is thin, this transition reaches the surface of the epitaxial layer and adversely affects the characteristics of the MISFET.
따라서, MIS디바이스용 에피택셜 웨이퍼는 상기한 문제를 회피하기 위해 에피택셜층을 두껍게(예를 들면 8~10㎛정도)성장시키지 않으면 안되므로 필연적으로 그 제조비용이 높아져 버린다. 또, 불순물을 고농도로 첨가한 저저항(예를 들면 비저항(比抵抗)0.1Ωcm정도)의 CZ웨이퍼는 그것 자체가 비저항이 0.5~50Ωcm 정도인 통상의 CZ웨이퍼에 비해 제조비용이 높다.Therefore, the epitaxial wafer for MIS device must grow the epitaxial layer thickly (for example, about 8-10 micrometers) in order to avoid the above-mentioned problem, and the manufacturing cost inevitably becomes high. In addition, a low-resistance CZ wafer containing a high concentration of impurities (for example, a specific resistance of about 0.1 μm cm) has a higher manufacturing cost than a conventional CZ wafer which has a specific resistance of about 0.5 to 50 μm cm.
그래서, 에피택셜 웨이퍼를 사용해서 MIS디바이스를 제조하는 데 있어서는 에피택셜 웨이퍼의 도입에 의해 제조효율이 향상하는 것에 의한 제조비용의 저감효과가 에피택셜 웨이퍼의 제조비용에 의해서 상쇄되는 일이 없도록 에피택셜 웨이퍼의 제조비용을 가능한 한 저감시키는 것이 필수의 과제로 된다.Therefore, in manufacturing an MIS device using an epitaxial wafer, the effect of reducing the manufacturing cost due to the improvement of the manufacturing efficiency by the introduction of the epitaxial wafer is not offset by the manufacturing cost of the epitaxial wafer. It is an essential subject to reduce the manufacturing cost of the wafer as much as possible.
본 발명의 목적은 에피택셜 웨이퍼를 사용한 MIS디바이스의 제조코스트를 저감할 수 있는 기술을 제공하는 것이다.An object of the present invention is to provide a technique capable of reducing the manufacturing cost of MIS devices using epitaxial wafers.
본 발명의 상기 및 그 밖의 다른 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.The above and other objects and novel features of the present invention will become apparent from the description and the accompanying drawings.
도 1a~도 1g는 본 발명의 실시예인 반도체 웨이퍼의 제조방법을 도시한 설명도,1A to 1G are explanatory views showing a method of manufacturing a semiconductor wafer which is an embodiment of the present invention;
도 2는 본 발명의 실시예 1인 반도체 집적회로장치의 주요부 단면도,2 is a cross-sectional view of an essential part of a semiconductor integrated circuit device according to Embodiment 1 of the present invention;
도 3은 실리콘기판(1)의 초기산농도[Oi]와 게이트 산화막 결함밀도의 관계를 도시한 그래프,3 is a graph showing the relationship between the initial acid concentration [Oi] of the silicon substrate 1 and the gate oxide defect density;
도 4는 에피택셜층(2)의 막두께와 게이트 산화막 결함밀도의 관계를 도시한 그래프,4 is a graph showing the relationship between the film thickness of the epitaxial layer 2 and the gate oxide film defect density;
도 5는 본 발명의 실시예1인 반도체 집적회로장치의 제조방법을 도시한 주요부 단면도,5 is a cross-sectional view of an essential part showing a method for manufacturing a semiconductor integrated circuit device according to Embodiment 1 of the present invention;
도 6은 초기산농도와 산소석출량의 관계를 도시한 그래프,6 is a graph showing the relationship between the initial acid concentration and the amount of precipitated oxygen;
도 7은 본 발명의 실시예 1인 반도체 집적회로장치의 제조방법을 도시한 주요부 단면도,7 is a cross-sectional view of an essential part showing a method for manufacturing a semiconductor integrated circuit device according to Embodiment 1 of the present invention;
도 8은 본 발명의 실시예 1인 반도체 집적회로장치의 제조방법을 도시한 주요부 단면도,8 is a cross-sectional view of an essential part showing a method for manufacturing a semiconductor integrated circuit device according to Embodiment 1 of the present invention;
도 9는 본 발명의 실시예 1인 반도체 집적회로장치의 제조방법을 도시한 주요부 단면도,9 is a cross-sectional view of an essential part showing a method for manufacturing a semiconductor integrated circuit device according to Embodiment 1 of the present invention;
도 10은 이온주입층을 형성한 에피택셜기판의 깊이방향을 따른 불순물농도 프로파일을 도시한 그래프,10 is a graph illustrating an impurity concentration profile along a depth direction of an epitaxial substrate on which an ion implantation layer is formed;
도 11은 본 발명의 실시예 1인 반도체 집적회로장치의 제조방법을 도시한 주요부 단면도,11 is a cross-sectional view of an essential part showing a method for manufacturing a semiconductor integrated circuit device according to Embodiment 1 of the present invention;
도 12는 본 발명의 실시예 1인 반도체 집적회로장치의 제조방법을 도시한 주요부 단면도,12 is a cross-sectional view of an essential part showing a method for manufacturing a semiconductor integrated circuit device according to Embodiment 1 of the present invention;
도 13은 본 발명의 실시예 1인 반도체 집적회로장치의 제조방법을 도시한 주요부 단면도,13 is a cross-sectional view of an essential part showing a method for manufacturing a semiconductor integrated circuit device according to Embodiment 1 of the present invention;
도 14a는 이온주입층의 상부에 웰을 형성한 에피택셜기판의 단면도,14A is a cross-sectional view of an epitaxial substrate having wells formed on top of an ion implantation layer;
도 14b는 이온주입층의 상부에 웰을 형성한 에피택셜기판의 깊이방향을 따른 불순물농도 프로파일을 도시한 그래프,14B is a graph showing an impurity concentration profile along a depth direction of an epitaxial substrate having wells formed on top of an ion implantation layer;
도 15는 본 발명의 실시예 1인 반도체 집적회로장치의 제조방법을 도시한 주요부 단면도,15 is a sectional view of principal parts showing a method for manufacturing a semiconductor integrated circuit device according to Embodiment 1 of the present invention;
도 16은 본 발명의 실시예 1인 반도체 집적회로장치의 제조방법을 도시한 주요부 단면도,16 is a cross-sectional view of an essential part showing a method for manufacturing a semiconductor integrated circuit device according to Embodiment 1 of the present invention;
도 17은 본 발명의 실시예 1인 반도체 집적회로장치의 제조방법을 도시한 주요부 단면도,17 is a cross-sectional view of an essential part showing a method for manufacturing a semiconductor integrated circuit device according to Embodiment 1 of the present invention;
도 18은 본 발명의 실시예 1인 반도체 집적회로장치의 제조방법을 도시한 주요부 단면도,18 is a cross-sectional view of an essential part showing a method for manufacturing a semiconductor integrated circuit device according to Embodiment 1 of the present invention;
도 19는 본 발명의 실시예 1인 반도체 집적회로장치의 제조방법을 도시한 주요부 단면도,19 is a sectional view of principal parts showing a method for manufacturing a semiconductor integrated circuit device according to Embodiment 1 of the present invention;
도 20은 본 발명의 실시예 2인 반도체 집적회로장치의 등가회로도,20 is an equivalent circuit diagram of a semiconductor integrated circuit device according to a second embodiment of the present invention;
도 21은 본 발명의 실시예 2인 반도체 집적회로장치를 도시한 주요부 단면도,21 is a sectional view of principal parts showing a semiconductor integrated circuit device according to Embodiment 2 of the present invention;
도 22는 본 발명의 실시예 3인 반도체 집적회로장치의 등가회로도,Fig. 22 is an equivalent circuit diagram of a semiconductor integrated circuit device according to a third embodiment of the present invention;
도 23은 본 발명의 실시예 3인 반도체 집적회로장치를 도시한 주요부 단면도,Fig. 23 is a sectional view of principal parts showing a semiconductor integrated circuit device according to Embodiment 3 of the present invention;
도 24는 본 발명의 실시예 3인 반도체 집적회로장치를 도시한 주요부 단면도,24 is a sectional view of principal parts showing a semiconductor integrated circuit device according to Embodiment 3 of the present invention;
도 25는 본 발명의 실시예 3인 반도체 집적회로장치의 제조방법을 도시한 주요부 단면도,25 is a sectional view of principal parts showing a method for manufacturing a semiconductor integrated circuit device according to Embodiment 3 of the present invention;
도 26은 본 발명의 실시예 3인 반도체 집적회로장치의 제조방법을 도시한 주요부 단면도,Fig. 26 is a sectional view of principal parts showing a method for manufacturing a semiconductor integrated circuit device according to Embodiment 3 of the present invention;
도 27a는 본 발명의 실시예 4인 반도체 집적회로장치를 도시한 주요부 단면도,Fig. 27A is a sectional view of principal parts showing a semiconductor integrated circuit device according to Embodiment 4 of the present invention;
도 27b는 이온주입층의 상부에 웰과 매립층을 형성한 에피택셜기판의 깊이방향을 따른 불순물농도 프로파일을 도시한 그래프,FIG. 27B is a graph showing an impurity concentration profile in a depth direction of an epitaxial substrate having a well and a buried layer formed on an ion implantation layer;
도 28은 본 발명의 실시예 4인 반도체 집적회로장치의 제조방법을 도시한 주요부 단면도,28 is a sectional view of principal parts showing a method for manufacturing a semiconductor integrated circuit device according to Embodiment 4 of the present invention;
도 29는 본 발명의 실시예 4인 반도체 집적회로장치의 제조방법을 도시한 주요부 단면도,29 is a sectional view of principal parts showing a method for manufacturing a semiconductor integrated circuit device according to Embodiment 4 of the present invention;
도 30a 및 도 30b는 본 발명의 실시예 4인 반도체 집적회로장치을 도시한 주요부 단면도,30A and 30B are a cross-sectional view of an essential part showing a semiconductor integrated circuit device according to Embodiment 4 of the present invention;
도 31은 본 발명의 실시예 5인 반도체 집적회로장치을 도시한 주요부 단면도,31 is a sectional view of principal parts showing a semiconductor integrated circuit device according to Embodiment 5 of the present invention;
도 32는 본 발명의 실시예 6인 반도체 집적회로장치을 도시한 주요부 단면도.32 is an essential part cross sectional view showing a semiconductor integrated circuit device of Embodiment 6 of the present invention;
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.Briefly, an outline of typical ones of the inventions disclosed in the present application will be described below.
[1] 본 발명의 반도체 집적회로장치의 제조방법은[1] A method for manufacturing a semiconductor integrated circuit device of the present invention
[a] 주면상에 에피택셜층이 형성된 실리콘기판을 마련하는 공정과(a) providing a silicon substrate having an epitaxial layer formed on its main surface;
[b] 상기 실리콘기판과 상기 에피택셜층과의 계면부근에 도달하도록 불순물을 이온주입해서 상기 계면부근에 상기 실리콘기판 및 상기 에피택셜층보다 고불순물농도의 이온주입층을 형성하는 공정을 포함하고 있다.[b] forming an ion implantation layer having an impurity concentration higher than that of the silicon substrate and the epitaxial layer by implanting impurities to reach the interface between the silicon substrate and the epitaxial layer. have.
[2] 본 발명의 반도체 집적회로장치의 제조방법은 상기 이온주입층의 도전형이 상기 실리콘기판의 도전형과 동일하다.[2] In the method for manufacturing a semiconductor integrated circuit device of the present invention, the conductivity type of the ion implantation layer is the same as that of the silicon substrate.
[3] 본 발명의 반도체 집적회로장치의 제조방법은 상기 불순물의 이온주입을 균일한 불순물농도를 갖는 실리콘기판의 주면의 전면에 실행한다.[3] The method for manufacturing a semiconductor integrated circuit device of the present invention performs ion implantation of the impurity on the entire surface of the main surface of the silicon substrate having a uniform impurity concentration.
[4] 본 발명의 반도체 집적회로장치의 제조방법은 상기 에피택셜층의 막두께가 약 0.3~5㎛이다.[4] In the method for manufacturing a semiconductor integrated circuit device of the present invention, the film thickness of the epitaxial layer is about 0.3 to 5 mu m.
[5] 본 발명의 반도체 집적회로장치의 제조방법은 상기 실리콘기판의 제 1영역에 제 1도전형의 불순물을 이온주입해서 제 1도전형의 이온주입층을 형성하고, 제 2영역에 제 2도전형의 불순물을 이온주입해서 제 2도전형의 이온주입층을 형성한다.[5] In the method for manufacturing a semiconductor integrated circuit device of the present invention, an ion implantation layer of a first conductivity type is formed by ion implanting impurities of a first conductivity type into a first region of the silicon substrate, and a second implantation layer is formed in a second region. An ion implantation layer of the second conductivity type is formed by ion implantation of a conductive impurity.
[6] 본 발명의 반도체 집적회로장치의 제조방법은 상기 불순물이 붕소, 아르곤, 탄소, 인, 비소중의 어느 1종류를 포함하고 있다.[6] In the method for manufacturing a semiconductor integrated circuit device of the present invention, the impurity contains any one of boron, argon, carbon, phosphorus, and arsenic.
[7] 본 발명의 반도체 집적회로장치의 제조방법은 상기 실리콘기판의 비저항이 약 0.5~5Ωcm이다.[7] In the method for manufacturing a semiconductor integrated circuit device of the present invention, the silicon substrate has a specific resistance of about 0.5 to 5 m 3.
[8] 본 발명의 반도체 집적회로장치의 제조방법은 상기 이온주입이 상기 실리콘기판과 상기 에피택셜층과의 계면부근에 존재하는 국소적 응력을 완화하도록 실행된다.[8] A method for fabricating a semiconductor integrated circuit device of the present invention is performed such that the ion implantation relieves local stresses present near the interface between the silicon substrate and the epitaxial layer.
[9] 본 발명의 반도체 집적회로장치의 제조방법은 상기 불순물의 이온주입이 상기 실리콘기판과 상기 에피택셜층과의 계면부근을 비정질화하도록 실행된다.[9] The method for fabricating a semiconductor integrated circuit device of the present invention is carried out so that the ion implantation of the impurity amorphizes near the interface between the silicon substrate and the epitaxial layer.
[10] 본 발명의 반도체 집적회로장치의 제조방법은 상기 이온주입층이 완충영역으로서 작용한다.In the method for manufacturing a semiconductor integrated circuit device of the present invention, the ion implantation layer acts as a buffer region.
[11] 본 발명의 반도체 집적회로장치의 제조방법은 상기 이온주입층을 게터링층으로서 이용한다.[11] In the method for manufacturing a semiconductor integrated circuit device of the present invention, the ion implantation layer is used as a gettering layer.
[12] 본 발명의 반도체 집적회로장치의 제조방법은 상기 에피택셜층에 MISFET를 형성한다.In the method of manufacturing a semiconductor integrated circuit device of the present invention, a MISFET is formed in the epitaxial layer.
[13] 본 발명의 반도체 집적회로장치 및 그 제조방법은[13] The semiconductor integrated circuit device of the present invention and a manufacturing method thereof
[a] 주면상에 에피택셜층이 형성된 실리콘기판을 마련하는 공정,[a] providing a silicon substrate having an epitaxial layer formed on a main surface thereof;
[b] 상기 실리콘기판과 상기 에피택셜층과의 계면부근에 도달하도록 불순물을 전면 또는 일부에 이온주입해서 상기 계면부근에 상기 실리콘기판 및 상기 에피택셜층보다 고불순물농도의 제1 도전형 이온주입층을 형성하는 공정,(b) Ion implantation of impurities into the entire surface or a portion of the silicon substrate and the epitaxial layer near the interface to implant the first conductivity type ion implantation at a higher impurity concentration than the silicon substrate and the epitaxial layer near the interface; Forming layer,
[c] 상기 제 1도전형 이온주입층의 일부에 그 도전형을 반전시키는 불순물을 이온주입하는 것에 의해, 상기 실리콘기판 및 상기 에피택셜층보다 고불순물농도의 제 2도전형 이온주입층을 형성하는 공정 및[c] A second conductive type ion implantation layer having a higher impurity concentration than the silicon substrate and the epitaxial layer is formed by ion implanting an impurity inverting the conductivity type into a portion of the first conductive type ion implantation layer. Process and
[d] 상기 에피택셜층에 반도체소자를 형성하는 공정을 포함하고 있다.[d] forming a semiconductor device on the epitaxial layer.
[14] 본 발명의 반도체 집적회로장치의 제조방법은[14] A method for manufacturing a semiconductor integrated circuit device of the present invention
[a] 주면상에 에피택셜이 형성된 실리콘기판을 마련하는 공정,[a] providing a silicon substrate having epitaxially formed on a main surface thereof;
[b] 상기 실리콘기판과 상기 에피택셜츠과의 계면부근에 도달하도록 적어도 탄소 또는 산소를 포함하는 불순물을 이온주입해서 상기 계면부근에 게터링사이트를 구성하는 이온주입층을 형성하는 공정 및[b] a step of forming an ion implantation layer constituting a gettering site near the interface by ion implanting impurities containing at least carbon or oxygen to reach the interface between the silicon substrate and the epitaxial layer;
[c] 상기 에피택셜층에 반도체소자를 형성하는 공정을 포함하고 있다.[c] forming a semiconductor device on the epitaxial layer.
[15] 본 발명의 반도체 집적회로장치의 제조방법은 상기 반도체소자가 MISFET이다.In the method of manufacturing a semiconductor integrated circuit device of the present invention, the semiconductor device is a MISFET.
[16] 본 발명의 반도체 집적회로장치의 제조방법은[16] A method for manufacturing a semiconductor integrated circuit device of the present invention is
[a] 주면상에 에피택셜층이 형성된 실리콘기판을 마련하는 공정,[a] providing a silicon substrate having an epitaxial layer formed on a main surface thereof;
[b] 상기 실리콘기판과 상기 에피택셜층과의 계면부근에 도달하도록 불순물을 이온주입해서 상기 계면부근에 상기 실리콘기판 및 상기 에피택셜층보다 고불순물농도의 이온주입층을 형성하는 공정,[b] forming an ion implantation layer having an impurity concentration higher than that of the silicon substrate and the epitaxial layer by implanting impurities to reach the interface between the silicon substrate and the epitaxial layer;
[c] 상기 에피택셜층의 제 1영역에 제 1도전형 불순물을 이온주입해서 상기 제 1영역의 상기 이온주입층의 상부에 제 1도전형 매립층을 형성하는 공정,[c] forming a first conductive buried layer on top of the ion implanted layer in the first region by ion implanting a first conductive impurity into the first region of the epitaxial layer;
[d] 상기 에피택셜층에 제 2영역에 제 2도전형 불순물을 이온주입해서 상기 제 2영역의 상기 이온주입층의 상부에 제 2도전형 매립층을 형성하는 공정 및[d] forming a second conductive buried layer on top of the ion implanted layer in the second region by ion implanting a second conductive impurity into a second region in the epitaxial layer;
[e] 상기 에피택셜층에 MISFET를 형성하는 공정을 포함하고 있다.[e] forming a MISFET in the epitaxial layer.
[17] 본 발명의 반도체 집적회로장치의 제조방법은 소자분리영역의 하부에 있어서 상기 제 1도전형 매립층 및 상기 제 2도전형 매립층을 상기 소자분리영역의 바닥부에 접하도록 형성한다.In the method of manufacturing a semiconductor integrated circuit device of the present invention, the first conductive buried layer and the second conductive buried layer are formed in contact with the bottom of the device isolation region under the device isolation region.
[18] 본 발명의 반도체 집적회로장치는 실리콘기판의 주면상에 성장시킨 에피택셜층에 MISFET가 형성되고, 상기 에피택셜층의 막두께는 약 0.3~5㎛이고, 상기 실리콘기판과 상기 에피택셜층과의 계면부근에는 상기 실리콘기판 및 상기 에피택셜층보다 고불순물 농도의 이온주입층이 형성되어 있다.[18] In the semiconductor integrated circuit device of the present invention, a MISFET is formed on an epitaxial layer grown on a main surface of a silicon substrate, and the film thickness of the epitaxial layer is about 0.3 to 5 mu m, and the silicon substrate and the epitaxial layer are formed. An ion implantation layer having a higher impurity concentration than the silicon substrate and the epitaxial layer is formed near the interface with the shir layer.
[19] 본 발명의 반도체 집적회로장치는 상기 이온주입층의 도전형이 상기 실리콘기판의 도전형과 동일하다.In the semiconductor integrated circuit device of the present invention, the conductivity type of the ion implantation layer is the same as that of the silicon substrate.
[20] 본 발명의 반도체 집적회로장치는 상기 이온주입층이 완충영역으로서 작용한다.In the semiconductor integrated circuit device of the present invention, the ion implantation layer acts as a buffer region.
[21] 본 발명의 반도체 집적회로장치는 상기 이온주입층을 게터링층으로서 이용한다.A semiconductor integrated circuit device of the present invention uses the ion implantation layer as a gettering layer.
[22] 본 발명의 반도체 집적회로장치는 상기 에피택셜층의 일부에 형성된 제 1도전형 웰에 제 2도전형 MISFET가 형성되고, 상기 에피택셜층의 다른 일부에 형성된 제 2도전형 웰에 제 1도전형 MISFET가 형성되어 있다.In the semiconductor integrated circuit device of the present invention, a second conductive MISFET is formed in a first conductive well formed in a part of the epitaxial layer, and is formed in a second conductive well formed in another part of the epitaxial layer. A one-conducting MISFET is formed.
[23] 본 발명의 반도체 집적회로장치는 상기 제 1도전형 웰과 제 2도전형 웰이 상기 에피택셜층에 형성된 소자분리홈에 의해 서로 분리되어 있다.In the semiconductor integrated circuit device of the present invention, the first conductive well and the second conductive well are separated from each other by device isolation grooves formed in the epitaxial layer.
[24] 본 발명의 반도체 집적회로장치는 상기 제 1도전형 웰의 일부에는 DRAM의 메모리셀을 구성하는 제 도전형 MISFET가 형성되고, 상기 제 1도전형 웰의 다른 일부와 상기 제 2도전형 웰에는 상기 DRAM의 주변회로를 구성하는 상보형 MISFET가 형성되어 있다.In the semiconductor integrated circuit device of the present invention, a first conductive type MISFET forming a memory cell of a DRAM is formed in a portion of the first conductive type well, and the other portion of the first conductive type well and the second conductive type are formed. In the well, a complementary MISFET forming the peripheral circuit of the DRAM is formed.
[25] 본 발명의 반도체 집적회로장치는 상기 제 1도전형 웰의 일부에는 불휘발성 메모리의 메모리셀을 구성하는 제 2 도전형 MISFET가 형성되고, 상기 제 1도전형 웰의 다른 일부와 상기 제 2도전형 웰에는 상기 불휘발성 메모리의 주변회로를 구성하는 상보형 MISFET가 형성되어 있다.In the semiconductor integrated circuit device of the present invention, a second conductive MISFET constituting a memory cell of a nonvolatile memory is formed in a portion of the first conductive well, and the other portion of the first conductive well and the first conductive well are formed. In the two-conducting well, a complementary MISFET forming the peripheral circuit of the nonvolatile memory is formed.
[26] 본 발명의 반도체 집적회로장치는 상기 제 1도전형 웰과 상기 제 2도전형 웰은 그 내부의 불순물농도가 표면의 불순물농도보다 높은 역행(retrograde) 구조로 구성되어 있다.In the semiconductor integrated circuit device of the present invention, the first conductive well and the second conductive well have a retrograde structure in which the impurity concentration inside the impurity concentration is higher than the surface impurity concentration.
[27] 본 발명의 반도체 집적회로장치는 상기 제 1도전형 웰의 하부에 형성된 상기 이온주입층이 제 2도전형 매립층을 구성하고, 상기 제 2도전형 웰의 하부에 형성된 상기 이온주입층이 제 1도전형 매립층을 구성하고 있다.In the semiconductor integrated circuit device of the present invention, the ion implantation layer formed under the first conductive well constitutes a second conductive buried layer, and the ion implantation layer formed under the second conductive well is A 1st conductive type buried layer is comprised.
[28] 본 발명의 반도체 집적회로장치의 제조방법은[28] A method for manufacturing a semiconductor integrated circuit device of the present invention
[a] 실리콘 웨이퍼의 주면상에 산화막을 형성하고 다음에 상기 열산화막을 에칭해서 제거하는 공정,(a) forming an oxide film on the main surface of the silicon wafer and then etching and removing the thermal oxide film;
[b] 상기 열산화막이 제거된 상기 실리콘 웨이퍼의 주면상에 에피택셜층을 형성하는 공정 및[b] forming an epitaxial layer on a main surface of the silicon wafer from which the thermal oxide film has been removed;
[c] 상기 에피택셜층에 반도체소자를 형성하는 공정을 포함하고 있다.[c] forming a semiconductor device on the epitaxial layer.
[29] 본 발명의 반도체 웨이퍼의 제조방법은 상기 열산화막을 형성하는 온도가 1000℃ 이하이다.In the method of manufacturing a semiconductor wafer of the present invention, the temperature at which the thermal oxide film is formed is 1000 ° C or lower.
[30] 본 발명의 반도체 웨이퍼의 제조방법은 상기 에피택셜층의 막두께가 약 0.3~5㎛이다.In the semiconductor wafer manufacturing method of the present invention, the epitaxial layer has a thickness of about 0.3 to 5 탆.
[31] 본 발명의 반도체 웨이퍼의 제조방법은 CZ(Czochralski)법을 사용한 잉곳의 인상시에 포획된 산소가 상기 실리콘 웨이퍼의 표면근방에 잔류하는 온도에서 상기 열산화막을 형성한다.In the method of manufacturing a semiconductor wafer of the present invention, the thermal oxide film is formed at a temperature at which oxygen trapped when the ingot is pulled up using the CZ (Czochralski) method remains near the surface of the silicon wafer.
[32] 본 발명의 반도체 웨이퍼의 제조방법은 상기 열산화막의 막두께를 10nm이상으로 하고, 상기 실리콘 웨이퍼의 표면에 존재하는 잠상(潛傷) 및 미소결함을 상기 에칭에 의해 상기 열산화막과 함께 제거한다.[32] In the method of manufacturing a semiconductor wafer of the present invention, the thermal oxide film has a thickness of 10 nm or more, and latent flaws and fine defects existing on the surface of the silicon wafer together with the thermal oxide film by etching. Remove
[33] 본 발명의 반도체 웨이퍼는 실리콘 웨이퍼의 주면상에 막두께가 약 0.3~5㎛인 에피택셜층이 형성되고, 상기 실리콘 웨이퍼와 상기 에피택셜층과의 계면 부근에는 상기 실리콘 웨이퍼 및 상기 에피택셜층보다 고불순물 농도의 이온주입층이 형성되어 있다.In the semiconductor wafer of the present invention, an epitaxial layer having a film thickness of about 0.3 to 5 µm is formed on a main surface of the silicon wafer, and the silicon wafer and the epitaxial layer are near the interface between the silicon wafer and the epitaxial layer. An ion implantation layer having a higher impurity concentration than that of the tactile layer is formed.
[실시예]EXAMPLE
이하, 본 발명의 실시예를 도면에 따라 상세하게 설명한다. 또한, 실시예를 설명하기 위한 전체 도면에 있어서 동일 기능을 갖는 것은 동일 부호를 붙이고 그의 반복적인 설명은 생략한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, in the whole drawing for demonstrating an Example, the thing with the same function attaches | subjects the same code | symbol, and the repeated description is abbreviate | omitted.
[실시예 1]Example 1
본 발명의 CZ웨이퍼의 제조방법을 간단히 설명한다. 우선, 도 1a에 도시한 바와 같이 CZ법을 사용해서 단결정 실리콘의 잉곳(100)을 제조한다. 이 때, 잉곳(100)의 초기산소농도가 17ppma(JEIDA환산) 이상으로 되도록 상승조건을 조정한다. 단, 산소가 과잉으로 되면 결정강도가 저하하고 프로세서중의 열처리에 의해 웨이퍼의 휘어짐이 발생하기 쉬워지므로, 산소농도의 상한은 21ppma(JEIDA환산)으로 한다. 산소농도의 설정은 예를 들면 석영도가니로부터의 용해량, 용융실리콘의 대류 및 표면으로부터의 증발량 등을 제어하는 것에 의해 실행한다. 또, CZ웨이퍼의 불순물농도(즉 비저항)을 후술하는 값으로 설정하기 위해 잉곳(100)의 상승시에 불순물로서 예를 들면 붕소B를 첨가한다.The manufacturing method of the CZ wafer of this invention is demonstrated briefly. First, as shown in Fig. 1A, an ingot 100 of single crystal silicon is manufactured by using the CZ method. At this time, the rising condition is adjusted so that the initial oxygen concentration of the ingot 100 is 17 ppma (JEIDA equivalent) or more. However, excessive oxygen decreases the crystal strength and tends to cause warpage of the wafer due to heat treatment in the processor. Therefore, the upper limit of the oxygen concentration is 21 ppma (JEIDA equivalent). The setting of the oxygen concentration is performed by controlling the amount of dissolution from the quartz crucible, the convection of the molten silicon, the amount of evaporation from the surface, and the like, for example. Further, in order to set the impurity concentration (that is, the specific resistance) of the CZ wafer to a value described later, boron B is added as an impurity at the time of rising of the ingot 100, for example.
다음에, 도 1b에 도시한 바와 같이 잉곳(100)의 일부를 절단해서 산소농도와 불순물농도가 원하는 범위내에 있는 영역의 잉곳(100)만을 남긴 후 도 1c에 도시한 바와 같이 잉곳(100)의 외주연삭가공 및 오리엔테이션플랫(또는 오리엔테이션노치)가공을 실행한다. 다음에, 도 1d에 도시한 바와 같이 잉곳(100)을 얇게 슬라이스해서 CZ웨이퍼(1a)를 형성한 후 치핑(chipping)을 방지하기 위해 CZ웨이퍼(1a)의 외주부의 모따기가공을 실행한다.Next, as shown in FIG. 1B, a portion of the ingot 100 is cut to leave only the ingot 100 in a region where the oxygen concentration and the impurity concentration are within a desired range, and then the ingot 100 is shown in FIG. 1C. Perform outboard grinding and orientation flat (or orientation notch) machining. Next, as shown in FIG. 1D, the ingot 100 is sliced thinly to form the CZ wafer 1a, and then chamfering is performed in the outer peripheral portion of the CZ wafer 1a to prevent chipping.
다음에, 도 1e에 도시한 바와 같이 두께 및 평탄도를 조정하기 위해 CZ웨이퍼(1a)의 양면을 래핑한 후 이 래핑에 의해 발생한 기계변형을 제거하기 위해 산 또는 알칼리약을 사용해서 CZ웨이퍼(1a)의 양면을 에칭한다.Next, as shown in FIG. 1E, both sides of the CZ wafer 1a are wrapped to adjust the thickness and flatness, and then the CZ wafer (using an acid or alkali agent to remove the mechanical deformation caused by the lapping) is removed. Both surfaces of 1a) are etched.
다음에, 도 1f에 도시한 바와 같이 CZ웨이퍼(1a)를 예를 들면 질소분위기 중에 약 600℃, 30분 정도 어닐하는 것에 의해서 잉곳(100)의 상승중에 혼입한 산소에 의해 발생하는 산소도너를 소거하는 열처리를 실행한다. 이것은 결정인상의 냉각 중 450℃부근에서 산소의 도너화가 발생하고 웨이퍼면내의 저항율이 크게 변동하므로, 원하는 저항율을 얻기 위해서는 상기 산소도너를 소거하는 열처리가 필요로 되기 때문이다.Next, as shown in FIG. 1F, the oxygen donor generated by oxygen mixed during the ingot 100 is annealed by annealing the CZ wafer 1a in a nitrogen atmosphere, for example, at about 600 ° C. for about 30 minutes. A heat treatment for erasing is performed. This is because donorization of oxygen occurs near 450 DEG C during cooling of the crystallization and the resistivity in the wafer surface fluctuates greatly. Therefore, in order to obtain a desired resistivity, heat treatment for erasing the oxygen donor is required.
다음에, 도 1g에 도시한 바와 같이 CZ웨이퍼(1a)의 에피택셜층 형성면을 경면연마가공하는 것에 의해, (100)의 방위면을 갖는 p형의 CZ웨이퍼(1)을 얻는다. 또한, 잉곳(100)의 인상시에 불순물로서 n형 불순물(예를 들면 인P)을 첨가하면 n형의 CZ웨이퍼가 얻어진다.Next, as shown in Fig. 1G, by performing the mirror polishing of the epitaxial layer forming surface of the CZ wafer 1a, a p-type CZ wafer 1 having an azimuth surface of (100) is obtained. In addition, when n type impurity (for example, phosphorus P) is added as an impurity at the time of pulling ingot 100, n type CZ wafer is obtained.
도 2는 본 실시예 1의 반도체 집적회로장치를 도시한 주요부 단면도이다.Fig. 2 is a sectional view of principal parts showing a semiconductor integrated circuit device of Embodiment 1;
본 실시예 1의 반도체 집적회로장치는 실리콘기판(CZ기판)(1)과 그 주면상에 성장시킨 에피택셜층(2)로 이루어지는 에피택셜기판에 CMOS(Complementary Metal Oxide Semiconductor)회로를 형성한 것이다. 실리콘기판(1)은 상기 방법에 의해 제조한 P형 단결정 실리콘으로 이루어지고, 그 비저항은 예를 들면 약 0.5~50Ωcm, 불순물농도는 5×1014~1×1016atoms/cm3이다. 이 실리콘기판(1)에는 잉곳(100)의 인상시 불순물로서 1016atoms/cm3의 붕소B가 첨가되어 있다.In the semiconductor integrated circuit device of the first embodiment, a CMOS (Complementary Metal Oxide Semiconductor) circuit is formed on an epitaxial substrate made of a silicon substrate (CZ substrate) 1 and an epitaxial layer 2 grown on its main surface. . The silicon substrate 1 is made of P-type single crystal silicon produced by the above method, and the specific resistance thereof is, for example, about 0.5 to 50 m 3 , and the impurity concentration is 5 × 10 14 to 1 × 10 16 atoms / cm 3 . 10 16 atoms / cm 3 of boron B is added to the silicon substrate 1 as impurities during pulling up of the ingot 100.
실리콘기판(1)의 불순물(붕소)농도는 에피택셜층 형성시에 CZ웨이퍼에서 바깥쪽으로 확산하는 불순물에 의해 에피택셜층(2)의 소자형성영역의 불순물 농도프로파일이 변동하지 않는 범위이면 상기 농도보다 높아도 좋다. 그러나, 에피택셜기판의 이면에 불순물의 바깥쪽 확산을 방지하기 위한 절연막을 형성하는 공정을 불필요하게 하기 위해서는 에피택셜층(2)의 불순물농도를, 예를 들면 1015atoms/cm3의 치수(order)를 대폭으로 초과하지 않는 농도로 하는 것이 적당하다. 구체적으로는 실리콘기판(1)의 불순물(붕소)농도는 후술하는 MISFET의 채널농도(예를 들면 1×1017atoms/cm3)보다 1자릿수정도 낮은 3×1016atoms/cm3)(비저항=약 0.5Ωcm)이하이면 좋고, 또, MISFET의 디바이스특성을 결정하고 있는 웰의 불순물농도(예를 들면 6×1017atoms/cm3)에 영향을 미치지 않는 범위라면 좋다.If the impurity (boron) concentration of the silicon substrate 1 is in a range where the impurity concentration profile of the element formation region of the epitaxial layer 2 does not vary due to impurities diffused outward from the CZ wafer at the time of epitaxial layer formation, It may be higher. However, in order to eliminate the need for forming an insulating film on the back surface of the epitaxial substrate to prevent outward diffusion of impurities, the impurity concentration of the epitaxial layer 2 has a dimension of, for example, 10 15 atoms / cm 3 ( It is appropriate to use a concentration that does not significantly exceed the order). Specifically, the impurity (boron) concentration of the silicon substrate 1 is 3 × 10 16 atoms / cm 3 (specific resistance, which is about one order lower than the channel concentration (for example, 1 × 10 17 atoms / cm 3 ) of the MISFET, which will be described later). It may be less than or equal to about 0.5 μm cm and a range that does not affect the impurity concentration of the well (for example, 6 × 10 17 atoms / cm 3 ) for determining the device characteristics of the MISFET.
실리콘기판(1)상에 형성된 에피택셜층(2)는 에피택셜기판의 제조비용을 저감하기 위해 제 3~5㎛이하의 얇은 막두께로 구성되어 있다. 이 에피택셜층(2)에는 소자가 형성되므로 그 막두께의 하한은 적어도 약 0.3㎛이상으로 할 필요가 있고 바람직하게는 약 1㎛이상이다. 에피택셜층(2)의 막두께가 0.3㎛이하로 되면 게이트내압의 저하 즉 게이트 산화막의 결함밀도가 높아져 버린다. 이 에피택셜층(2)에는 불순물로서 약 1015atoms/cm3의 붕소가 첨가되어 있다.The epitaxial layer 2 formed on the silicon substrate 1 is composed of a thin film thickness of 3 to 5 mu m or less in order to reduce the manufacturing cost of the epitaxial substrate. Since the element is formed in this epitaxial layer 2, the minimum of the film thickness needs to be at least about 0.3 micrometer or more, Preferably it is about 1 micrometer or more. When the thickness of the epitaxial layer 2 is 0.3 µm or less, the gate breakdown voltage, that is, the defect density of the gate oxide film is increased. In the epitaxial layer 2, boron of about 10 15 atoms / cm 3 is added as an impurity.
에피택셜층(2)를 성장시키는 시간을 단축해서 에피택셜기판의 제조비용을 저감하기 위해서는 에피택셜층(2)의 막두께의 상한을 5~7㎛이하, 바람직하게는 4㎛이하로 하는 것이 적당하다. 한편, 에피택셜층(2)의 막두께의 하한은 게이트 산화막 형성공정까지의 열산화에 의한 적삭량(thickness decrease)이나 열처리조건 등을 고려해서 결정하면 좋지만, 상기 및 후술하는 이유에 의해 적어도 0.3㎛ 이상으로 하는 것이 적당하다. 또, 에피택셜층(2)의 불순물(붕소)의 농도는 실리콘기판(1)과 대략 동일값 또는 그 이하로 하지만, MISFET의 채널농도(예를 들면 1×1017atoms/cm3)보다 1자릿수정도 낮으면 즉 3×1016atoms/cm3이하이면 지장은 없다. 또한, 도면중의 부호I12는 실리콘기판(1)과 에피택셜층(2)와의 계면을 나타내고 있다.In order to shorten the time for growing the epitaxial layer 2 and to reduce the manufacturing cost of the epitaxial substrate, the upper limit of the film thickness of the epitaxial layer 2 is 5-7 μm or less, preferably 4 μm or less. It is suitable. On the other hand, the lower limit of the film thickness of the epitaxial layer 2 may be determined in consideration of the thickness decrease due to thermal oxidation, heat treatment conditions, etc. up to the gate oxide film forming step, but at least 0.3 for the reasons described above and below. It is suitable to set it as micrometer or more. In addition, the concentration of the impurities (boron) in the epitaxial layer 2 is approximately equal to or less than that of the silicon substrate 1, but is 1 less than the channel concentration of the MISFET (for example, 1 × 10 17 atoms / cm 3 ). If the number of digits is low, that is, 3 × 10 16 atoms / cm 3 or less, no problem. In addition, reference numeral I 12 in the figure denotes an interface between the silicon substrate 1 and the epitaxial layer 2.
도 3은 실리콘기판(1)의 초기산화농도[Oi]와 게이트 산화막 결함농도의 관계를 도시한 그래프이다. 횡축은 초기산소농도(ppma(JEIDA환산)). 종축은 게이트 산화막 결함밀도(상대값)을 나타낸다. 초기산농도가 18ppma(JEIDA환산)의 게이트 산화막 결함밀도를 1로 하면, 산소농도의 저하와 함께 게이트 산화막 결함밀도가 저하하는 것을 할 수 있다. 이 때 문에, 실리콘기판(1)의 경우 그 표면에 형성되는 게이트 산화막의 결함밀도를 저감하기 위해서는 초기산소농도를 17ppma(JEIDA환산) 이하로 설정할 필요가 있다.3 is a graph showing the relationship between the initial oxidation concentration [Oi] of the silicon substrate 1 and the gate oxide film defect concentration. The abscissa is the initial oxygen concentration (ppma (JEIDA equivalent)). The vertical axis represents the gate oxide film defect density (relative value). When the gate oxide film defect density of 18ppma (JEIDA conversion) is set to 1, the initial acid concentration can decrease the gate oxide film defect density with the decrease of the oxygen concentration. For this reason, in the case of the silicon substrate 1, in order to reduce the defect density of the gate oxide film formed on the surface, it is necessary to set the initial oxygen concentration to 17 ppma (JEIDA conversion) or less.
도 4는 에피택셜층(2)의 막두께와 게이트 산화막 결함밀도의 관계를 도시한 그래프이다. 횡축은 에피택셜층(2)의 막두께(㎛), 종축은 게이트 산화막 결함밀도(실리콘기판에 대한 상대값)을 나타낸다. 에피택셜층(2)의 초기산소농도 15, 16.5, 19, 20ppma(JEIDA환산)이다. 이 그래프에서 에피택셜층(2)의 게이트 산화막 결함밀도는 실리콘기판(1)의 초기산소농도에 의존하지 않고, 또 에피택셜층(2)의 막두께가 증가함에 따라 감소하고 막두께 0.3㎛이상으로 되면 초기 산소농도에 의존하지 않고 실리콘기판(1)의 약 1/30로 되는 것을 알 수 있다. 즉, 에피택셜기판의 경우는 초기산소농도를 17ppma(JEIDA환산)보다 높게 해도 게이트 산화막 결함밀도가 증가하는 일은 없다. 따라서, 에피택셜층(2)의 막두께는 적어도 0.3㎛ 이상으로 하는 것이 적당하다.4 is a graph showing the relationship between the film thickness of the epitaxial layer 2 and the gate oxide film defect density. The horizontal axis represents the film thickness (μm) of the epitaxial layer 2, and the vertical axis represents the gate oxide film defect density (relative value with respect to the silicon substrate). The initial oxygen concentrations of the epitaxial layer 2 are 15, 16.5, 19, and 20 ppma (JEIDA equivalent). In this graph, the gate oxide defect density of the epitaxial layer 2 does not depend on the initial oxygen concentration of the silicon substrate 1, and decreases as the thickness of the epitaxial layer 2 increases, and the film thickness is 0.3 μm or more. It can be seen that it becomes about 1/30 of the silicon substrate 1 without depending on the initial oxygen concentration. That is, in the case of an epitaxial substrate, even if the initial oxygen concentration is higher than 17 ppma (JEIDA conversion), the gate oxide film defect density does not increase. Therefore, the film thickness of the epitaxial layer 2 is suitably set to 0.3 micrometer or more.
또한, 도 4에 있어서 에피택셜층(2)의 막두께가 0.3㎛이상에서는 초기산소농도에 대한 게이트 산화막 결함밀도의 편차는 거의 없고 겹쳐서 보인다. 즉, 에피택셜층(2)의 막두께가 0.3㎛이상인 에피택셜기판은 초기산소농도에 의존하지 않고 게이트 산화막특성(Gate Oxide Integrity:GOI)을 향상시킬 수 있다.In addition, in FIG. 4, when the film thickness of the epitaxial layer 2 is 0.3 micrometer or more, there exists almost no deviation of the gate oxide film defect density with respect to initial oxygen concentration, and it overlaps. That is, an epitaxial substrate having a thickness of 0.3 μm or more of the epitaxial layer 2 can improve the gate oxide film property (GOI) without depending on the initial oxygen concentration.
이상의 것에서 본 발명은 에피택셜기판에 있어서는 초기산소농도를 17ppma(JEIDA환산)이상으로 높게 해도 열처리에 의한 실리콘기판(1)로부터의 산소의 용출에 의해 에피택셜층(2)의 표면의 게이트 산화막의 내압이 열화하는 일은 없다는 것을 발견하였다. 또, 에피택셜층(2)을 열산화해서 형성한 산화실리콘막을 MISFET의 게이트 산화막으로서 사용하는 것에 의해 게이트 산화막 결함밀도가 적은 MISFET를 형성할 수 있다.In view of the above, in the epitaxial substrate, the gate oxide film on the surface of the epitaxial layer 2 is formed by elution of oxygen from the silicon substrate 1 by heat treatment even if the initial oxygen concentration is higher than 17 ppma (JEIDA equivalent). It was found that the internal pressure did not deteriorate. In addition, by using the silicon oxide film formed by thermally oxidizing the epitaxial layer 2 as the gate oxide film of the MISFET, an MISFET having a low gate oxide film defect density can be formed.
또한, 이와 같이 0.3㎛~5㎛의 막두께를 갖는 에피택셜층을 열산화한 산화막을 게이트 산화막으로서 사용한 MISFET가 게이트 산화막 결함농도가 적은 것에 대해서는 본 출원인이기도 한 히다치세사쿠쇼(주)에 의해 1995년 7월 28일 미국에 출원한 출원번호 508,483의 출원명세서의 특히 실시예 4의 도 25에 그 실험데이타가 도시되어 있다. 여기에 이 출원번호 508,483의 내용 전부를 참조로서 삽입한다.In addition, the MISFET which used the oxide film which thermally oxidized the epitaxial layer which has a film thickness of 0.3 micrometer-5 micrometers as a gate oxide film has a small gate oxide film defect density by Hidachi Sasekusho Co., Ltd. which is also this applicant. The experimental data is shown in FIG. 25 of Example 4 in particular of the specification of application No. 508,483, filed July 28, 1995 in the United States. The entire contents of this application number 508,483 are hereby incorporated by reference.
상기 에피택셜층(2)에는 n형 웰(3n)과 p형 웰(3p)가 형성되어 있다. 특히, 한정은 되지 않지만 n형 웰(3n)과 p형 웰(3p)의 각각은 CMOSFET(상보형 MISFET)의 래치업내성을 향상시키기 위해 내부의 불순물농도를 표면의 불순물농도보다 높게 한 역행구조로 구성되고 또한 에피택셜층(2)에 형성된 소자분리홈(4)를 거쳐서 서로 분리되어 있다.The n-type well 3n and the p-type well 3p are formed in the epitaxial layer 2. In particular, although not limited, each of the n-type wells 3n and p-type wells 3p has a backing structure in which the impurity concentration inside the impurity concentration is higher than the impurity concentration on the surface in order to improve latchup resistance of the CMOSFET (complementary MISFET). And separated from each other via an element isolation groove 4 formed in the epitaxial layer 2.
상기 실리콘기판(1)과 에피택셜층(2)와의 계면부근 즉 실리콘기판(1)의 최상부에서 에피택셜층(2)의 최하부에 이르는 영역에는 실리콘기판(1) 및 에피택셜층(2)보다 고농도의 이온주입층(5)가 형성되어 있다. 이 이온주입층에는 불순물로서 약 1018atoms/cm3의 붕소 B가 도입되어 있다. 이온주입층(5)는 실리콘기판(1)의 주면의 전면 즉 실리콘기판(1)과 에피택셜층(2)와의 계면의 전면에 형성된다. 즉, 이온주입층(5)는 마스크가 없는 전면이온주입에 의해 형성된다.In the region near the interface between the silicon substrate 1 and the epitaxial layer 2, that is, from the top of the silicon substrate 1 to the bottom of the epitaxial layer 2, the silicon substrate 1 and the epitaxial layer 2 A high concentration ion implantation layer 5 is formed. In this ion implantation layer, boron B of about 10 18 atoms / cm 3 is introduced as an impurity. The ion implantation layer 5 is formed on the entire surface of the main surface of the silicon substrate 1, that is, on the entire surface of the interface between the silicon substrate 1 and the epitaxial layer 2. That is, the ion implantation layer 5 is formed by the front ion implantation without a mask.
에피택셜층(2)에 형성된 n형 웰(3n)에는 p채널형 웰MISFETQp가 형성되고, p형 웰(3p)에는 n채널형 웰MISFETQn이 형성되어 있다. p채널형 웰MISFETQp는 주로 n형 웰(3n)에 형성된 한쌍의 p형 반도체영역(소오스영역, 드레인영역)(6), (6), n형 웰(3n)의 표면에 형성된 게이트 산화막(7) 및 이 게이트 산화막(7)상에 형성된 게이트전극(8)로 구성되어 있다. 또, n채널형 웰MISFETQn은 주로 p형 웰(3p)에 형성된 한쌍의 n형 반도체영역(소오스영역, 드레인영역)(9), (9), p형 웰(3p)의 표면에 형성된 게이트 산화막(7) 및 게이트 산화막(7)상에 형성된 게이트전극(8)로 구성되어 있다. 게이트전극(8)은 예를 들면 n형 다결정 실리콘막상에 W(텅스텐)실리사이드막을 적층한 폴리사이드막 등으로 구성되어 있다. 게이트전극(8)의 상부에는 예를 들면 산화실리콘막(10)이 형성되고, 측벽에는 산화실리콘막으로 이루어지는 사이드월 스페이서(11)이 형성되어 있다.The p-channel well MISFETQp is formed in the n-type well 3n formed in the epitaxial layer 2, and the n-channel well MISFETQn is formed in the p-type well 3p. The p-channel well MISFETQp is mainly a gate oxide film 7 formed on the surface of a pair of p-type semiconductor regions (source region and drain region) 6, 6, and n-type well 3n formed in the n-type well 3n. And the gate electrode 8 formed on the gate oxide film 7. In addition, the n-channel well MISFET Qn is formed mainly on the surface of a pair of n-type semiconductor regions (source region and drain region) 9, 9, and p-type well 3p formed in the p-type well 3p. (7) and a gate electrode 8 formed on the gate oxide film 7. The gate electrode 8 is made of, for example, a polyside film in which a W (tungsten) silicide film is laminated on an n-type polycrystalline silicon film. A silicon oxide film 10 is formed on the gate electrode 8, for example, and a sidewall spacer 11 made of a silicon oxide film is formed on the sidewall.
산화실리콘막(10) 및 사이드월 스페이서(11)은 게이트전극(8)과 그 상층에 형성된 배선(13a)~(13d)를 전기적으로 분리하는 절연막이다.The silicon oxide film 10 and the sidewall spacers 11 are insulating films for electrically separating the gate electrode 8 and the wirings 13a to 13d formed on the upper layer.
p채널형 MISFETQp 및 n채널형 MISFETQn의 상부에는 산화실리콘막(12)를 거쳐 제 1층째의 배선(13a)~(13d)가 형성되어 있다. 배선(13a)는 산화실리콘막(12)에 뚫려 있는 접속구멍(14a)를 통해서 p채널형 MISFETQp의 한쪽의 p형 반도체영역(6)과 전기적으로 접속되고, 배선(13b)는 접속구멍(14b)를 통해서 p채널형 MISFETQp의 다른쪽의 p형 반도체영역(6)과 전기적으로 접속되어 있다. 또, 배선(13c)는 접속구멍(14c)를 통해 n채널형 MISFETQn의 한쪽의 n형 반도체영역(9)와 전기적으로 접속되고, 배선(13d)는 접속구멍(14d)를 통해서 n채널형 MISFETQn의 다른쪽의 n형 반도체영역(9)와 전기적으로 접속되어 있다. 배선(13a)~(13d)는 예를 들면 Si(실리콘)과 Cu(구리)이 첨가된 Al(알루미늄)합금으로 구성되어 있다.On top of the p-channel MISFETQp and the n-channel MISFETQn, the wirings 13a to 13d of the first layer are formed via the silicon oxide film 12. The wiring 13a is electrically connected to one p-type semiconductor region 6 of the p-channel MISFETQp through the connection hole 14a drilled in the silicon oxide film 12, and the wiring 13b is connected to the connection hole 14b. Is electrically connected to the other p-type semiconductor region 6 of the p-channel MISFETQp. The wiring 13c is electrically connected to one n-type semiconductor region 9 of the n-channel MISFETQn through the connection hole 14c, and the wiring 13d is n-channel MISFETQn through the connection hole 14d. Is electrically connected to the other n-type semiconductor region 9 of the substrate. The wirings 13a to 13d are made of, for example, an Al (aluminum) alloy to which Si (silicon) and Cu (copper) are added.
제 1층째의 배선(13a)~(13d)의 상부에는 산화실리콘막 등으로 이루어지는 층간절연막(15)를 거쳐 제 2층째의 배선(16a), (16b)가 형성되어 있다. 배선(16a)는 층간절연막(15)에 뚫려 있는 접속구멍(17a)을 통해서 제 1층째의 배선(13b)와 전지적으로 접속되고, 배선(16b)는 접속구멍(17b)를 통해 제 1층째의 배선(13c)와 전기적으로 접속되어 있다. 배선(16a), (16b)는 예를 들면 Si와 Cu가 첨가된 Al합금으로 구성되어 있다. 배선(16a), (16b)의 상부에는 산화실리콘(SiO2)막과 질화실리콘(Si3N4)막의 적층막 등에 의해 구성된 비활성화막(18)이 형성되어 있다.The wirings 16a and 16b of the second layer are formed on the upper portions of the wirings 13a to 13d of the first layer via an interlayer insulating film 15 made of a silicon oxide film or the like. The wiring 16a is electrically connected to the wiring 13b of the first layer through the connection hole 17a drilled through the interlayer insulating film 15, and the wiring 16b is connected to the first layer through the connection hole 17b. It is electrically connected to the wiring 13c. The wirings 16a and 16b are made of Al alloy to which Si and Cu are added, for example. On the wirings 16a and 16b, a passivation film 18 made of a laminated film of a silicon oxide (SiO 2 ) film and a silicon nitride (Si 3 N 4 ) film or the like is formed.
다음에, 본 실시예1의 반도체 집적회로장치의 제조방법을 도 5~도 19를 사용해서 설명한다.Next, the manufacturing method of the semiconductor integrated circuit device of the first embodiment will be described with reference to FIGS.
우선, 도 5에 도시한 바와 같이 상기 도 1에 도시한 바업에 의해 제조한 p형으로서 비저항이 약 0.5~50Ωcm인 실리콘기판(1)을 마련한다. 이 실리콘기판(1)에는 단결정 급인상시에 적절한 양의 산소가 혼입되고 있다. 다음에, 약 900℃의 열산화처리를 실시해서 그 표면에 산화실리콘막(20)을 형성한다. 이 열산화처리는 웨트, 드라이중의 어느 하나의 산소분위기중에서 실행해도 좋지만, 산화실리콘막(20)의 막두께는 10nm 이상으로 하는 것이 바람직하다. 이 열산화처리는 DZ(denuded:침식)층의 형성이나 오염의 제거를 목적으로 한 1000~1100℃에서의 열처리에 비해 낮은 100℃이하의 온도(예를 들면 약 900℃)에서 실행하므로, 대구경의 기판(웨이퍼)를 사용한 경우라도 면내온도의 불균일에 기인하는 기판(웨이퍼)의 휘어짐이나 열응력에 의한 전이의 발생을 억제할 수 있다. 또한, 열산화처리를 실행해도 실리콘기판(1)의 표면 근방이나 내부에는 COP 등 a)는 층간절연막(15)에 뚫려 있는 접속구멍(17a)을 통해서 제 1층째의 배선(13b)와 전지적으로 접속되고, 배선(16b)는 접속구멍(17b)를 통해 제 1층째의 배선(13c)와 전기적으로 접속되어 있다. 배선(16a), (16b)는 예를 들면 Si와 Cu가 첨가된 Al합금으로 구성되어 있다. 배선(16a), (16b)의 상부에는 산화실리콘(SiO2)막과 질화실리콘(Si3N4)막의 적층막 등에 의해 구성된 비활성화막(18)이 형성되어 있다.First, as shown in FIG. 5, a silicon substrate 1 having a p-type manufactured by the work-up shown in FIG. 1 and having a specific resistance of about 0.5 to 50 m 3 is provided. An appropriate amount of oxygen is mixed into the silicon substrate 1 at the time of single crystal rapid raising. Next, a thermal oxidation treatment of about 900 ° C. is performed to form the silicon oxide film 20 on the surface thereof. Although this thermal oxidation process may be performed in either oxygen atmosphere of wet or dry, it is preferable that the thickness of the silicon oxide film 20 shall be 10 nm or more. This thermal oxidation treatment is performed at a temperature of 100 ° C. or lower (for example, about 900 ° C.), which is lower than the heat treatment at 1000 to 1100 ° C. for the purpose of forming a DZ (denuded) layer or removing contamination. Even when a substrate (wafer) is used, it is possible to suppress the occurrence of a warp of the substrate (wafer) and a transition due to thermal stress due to an in-plane temperature unevenness. Also, even if thermal oxidation is performed, a) such as COP in the vicinity of or inside the surface of the silicon substrate 1 is electrically connected to the wiring 13b of the first layer through the connection hole 17a drilled through the interlayer insulating film 15. The wiring 16b is electrically connected to the wiring 13c of the first layer through the connection hole 17b. The wirings 16a and 16b are made of Al alloy to which Si and Cu are added, for example. On the wirings 16a and 16b, a passivation film 18 made of a laminated film of a silicon oxide (SiO 2 ) film and a silicon nitride (Si 3 N 4 ) film or the like is formed.
다음에, 본 실시예1의 반도체 집적회로장치의 제조방법을 도 5~도 19를 사용해서 설명한다.Next, the manufacturing method of the semiconductor integrated circuit device of the first embodiment will be described with reference to FIGS.
우선, 도 5에 도시한 바와 같이 상기 도 1에 도시한 바업에 의해 제조한 p형으로서 비저항이 약 0.5~50Ωcm인 실리콘기판(1)을 마련한다. 이 실리콘기판(1)에는 단결정 급인상시에 적절한 양의 산소가 혼입되고 있다. 다음에, 약 900℃의 열산화처리를 실시해서 그 표면에 산화실리콘막(20)을 형성한다. 이 열산화처리는 웨트, 드라이중의 어느 하나의 산소분위기중에서 실행해도 좋지만, 산화실리콘막(20)의 막두께는 10nm 이상으로 하는 것이 바람직하다. 이 열산화처리는 DZ(denuded:침식)층의 형성이나 오염의 제거를 목적으로 한 1000~1100℃에서의 열처리에 비해 낮은 100℃이하의 온도(예를 들면 약 900℃)에서 실행하므로, 대구경의 기판(웨이퍼)를 사용한 경우라도 면내온도의 불균일에 기인하는 기판(웨이퍼)의 휘어짐이나 열응력에 의한 전이의 발생을 억제할 수 있다. 또한, 열산화처리를 실행해도 실리콘기판(1)의 표면 근방이나 내부에는 COP 등의 미소결함이나 산소가 남는다.First, as shown in FIG. 5, a silicon substrate 1 having a p-type manufactured by the work-up shown in FIG. 1 and having a specific resistance of about 0.5 to 50 m 3 is provided. An appropriate amount of oxygen is mixed into the silicon substrate 1 at the time of single crystal rapid raising. Next, a thermal oxidation treatment of about 900 ° C. is performed to form the silicon oxide film 20 on the surface thereof. Although this thermal oxidation process may be performed in either oxygen atmosphere of wet or dry, it is preferable that the thickness of the silicon oxide film 20 shall be 10 nm or more. This thermal oxidation treatment is performed at a temperature of 100 ° C. or lower (for example, about 900 ° C.), which is lower than the heat treatment at 1000 to 1100 ° C. for the purpose of forming a DZ (denuded) layer or removing contamination. Even when a substrate (wafer) is used, it is possible to suppress the occurrence of a warp of the substrate (wafer) and a transition due to thermal stress due to an in-plane temperature unevenness. Further, even when the thermal oxidation process is performed, fine defects such as COP and oxygen remain in the vicinity and inside of the surface of the silicon substrate 1.
도 6은 초기산소농도와 산소석충량의 관계를 도시한 그래프이다. 횡축은 초기산소농도, 종축은 산소석출량을 나타낸다. 시료기판은 실리콘기판과 에피택셜기판이다. 산소석출을 촉진하기 위해 산소석출용 어닐(질소분위기 중 800℃, 4시간+1000℃, 16시간)을 실행하였다. 산소석출량은 푸리에변환형 적외분광 광도계에 의해서 열처리전후의 산소농도의 차분에 의해 구하였다. 도시한 바와 같이, 실리콘기판에서는 초기산소농도의 증가와 함께 산소석출량이 증대하지만, 에피택셜기판에서는 아주 약간 증가한다.6 is a graph showing the relationship between the initial oxygen concentration and the amount of oxygen scavenger. The horizontal axis represents initial oxygen concentration and the vertical axis represents oxygen precipitation. The sample substrate is a silicon substrate and an epitaxial substrate. In order to promote oxygen precipitation, annealing for oxygen precipitation (800 ° C. in a nitrogen atmosphere, 4 hours + 1000 ° C., 16 hours) was performed. Oxygen precipitation amount was calculated | required by the difference of the oxygen concentration before and behind heat processing with the Fourier transform type infrared spectrophotometer. As shown, the amount of precipitated oxygen increases with the increase of the initial oxygen concentration in the silicon substrate, but only slightly increases in the epitaxial substrate.
또, 이 그래프에는 에피택셜 성장공정의 전가열(前加熱)(자연산화막 제거를 위한 전가열)까지의 열처리를 실시한 실리콘기판의 산소석출량에 대해서도 나타내고 있다. 전가열까지의 열처리에 의해 산소석출이 억제되는 것을 알 수 있다. 이것은 전가열까지의 고온열처리에 의해 실리콘기판중의 성장(grow-in) 결함 및 직경이 작은 산소석출핵이 용해 소실되어 산소석출이 억제되기 때문이라고 고려된다. 성장결함 및 산소석출핵은 중금속오염에 대한 게터링사이트로서 작용하므로 에피택셜기판에서는 중금속오염에 대한 게터링능력이 충분하게 얻어지지 않을 우려가 있다.The graph also shows the amount of oxygen precipitated on the silicon substrate subjected to the heat treatment up to preheating (preheating for removing the natural oxide film) in the epitaxial growth process. It can be seen that oxygen precipitation is suppressed by heat treatment up to full heating. This is considered to be because the growth-in defects in the silicon substrate and the small-diameter oxygen precipitation nuclei dissolve and disappear by the high temperature heat treatment until the preheating, thereby suppressing the precipitation of oxygen. Since growth defects and oxygen precipitation nuclei act as gettering sites for heavy metal contamination, there is a fear that the gettering capacity for heavy metal contamination may not be sufficiently obtained on epitaxial substrates.
본 실시예에 있어서는 이 열처리에 의해 실리콘기판(1)내의 성장결함, 산소석출의 성장이 촉진되므로, 에피택셜 성장공정의 전가열(자연산화막 제거를 위한 전가열)에 의해 실리콘기판(1)내의 성장결함, 산소석출핵이 용해되는 것을 방지할 수 있음과 동시에 산소석출핵의 직경을 크게 할 수 있다. 이것에 의해 열처리에 의해 산소석출이 촉진되므로 불순물농도가 낮은 p/p에피택셜기판이라도 게터링효과가 향상한다. 즉, 본 실시예에 의하면 게이트 산화막특성(GOI)이 향상함과 동시에 중금속오염에 대한 게터링효과가 향상한 에피택셜기판을 낮은 비용으로 실현할 수 있다.In this embodiment, the growth defects in the silicon substrate 1 and the growth of oxygen precipitation are promoted by this heat treatment. Therefore, the heat treatment in the silicon substrate 1 is carried out by preheating of the epitaxial growth process (preheating for removing the natural oxide film). It is possible to prevent the growth defect and the oxygen precipitation nuclei from dissolving and to increase the diameter of the oxygen precipitation nuclei. As a result, the deposition of oxygen is promoted by heat treatment, so that the gettering effect is improved even with a p / p epitaxial substrate having a low impurity concentration. In other words, according to the present embodiment, an epitaxial substrate having improved gate oxide film characteristics (GOI) and improved gettering effect on heavy metal contamination can be realized at low cost.
다음에, 도 7에 도시한 바와 같이 실리콘기판(1)의 표면을 에칭하는 것에 의해, 실리콘기판(1)의 표면에 존재하는 잠상, 미소결함, 오염물질 등을 산화실리콘막(20)과 함께 제거한다. 이 에칭은 웨트, 드라이중의 어느 하나라도 좋다. 또한, 지금까지의 공정(산화실리콘막(20)의 형성과 에칭에 의한 제거)를 거치는 것에 의해, 실리콘기판(1)의 표면의 잠상, 미소결함, 오염물질 등의 에피택셜층(2)의 표면 및 내부에 미치는 영향 즉 잠상, 미소결함 등에 기인하는 전이가 에피택셜층(2)의 표면 및 내부에 미치는 불합리를 저감할 수 있다. 또, 산화실리콘막(20)을 형성하지 않고 단순히 실리콘기판(1)의 표면을 웨트에칭하는 것만으로도 상기한 잠상, 미소결함, 오염물질 등을 어느 정도 제거할 수 있지만, 상기 열산화처리와 에칭을 실행한 경우에는 단순히 실리콘기판(1)의 표면을 웨트에칭하는 것만으로는 완전히 제거할 수 없는 실리콘기판(1)의 표면의 잠상, 미소결함, 오염물질 등도 제거할 수 있다.Next, as shown in FIG. 7, by etching the surface of the silicon substrate 1, latent images, microdefects, contaminants, and the like present on the surface of the silicon substrate 1 together with the silicon oxide film 20. Remove This etching may be either wet or dry. Further, by going through the steps up to now (the formation and removal of the silicon oxide film 20 by etching), the epitaxial layer 2 such as latent flaws, fine defects, contaminants, etc. on the surface of the silicon substrate 1 The irrational effect on the surface and the inside of the epitaxial layer 2 due to the influence on the surface and the inside, i.e., latent flaws, microdefects, and the like can be reduced. Although the above-described latent flaws, microdefects, contaminants, etc. can be removed to some extent by simply wet etching the surface of the silicon substrate 1 without forming the silicon oxide film 20. When etching is performed, latent flaws, microdefects, contaminants, and the like on the surface of the silicon substrate 1 that can not be completely removed simply by wet etching the surface of the silicon substrate 1 can be removed.
다음에, 도 8에 도시한 바와 같이 전가열로서 예를 들면 실리콘기판(1)을 에피택셜 성장로에 투입하고, 약 950~1200℃의 수소분위기 중 10분 정도의 어닐을 실행해서 표면의 자연산화막을 제거한 후, 노내의 온도를 상기 어닐온도보다도 낮은 온도(약 900~1100℃)로 설정하고, 예를 들면 SiHCl3+H2또는 SiHCl3+H2+B2H6으로 이루어지는 반응가스를 사용한 열CVD(Chemical Vapor Deposition)법에 의해 실리콘기판(1)상에 막두께가 약 0.3~5㎛, B(붕소) 농도가 약 1015atoms/cm3인 p형 에피택셜층(2)를 성장시킨다.Next, as shown in FIG. 8, for example, the silicon substrate 1 is put into an epitaxial growth furnace as a preheater, and annealing for about 10 minutes in a hydrogen atmosphere at about 950-1200 ° C. is performed to achieve natural surface appearance. After the oxide film was removed, the furnace temperature was set to a temperature lower than the annealing temperature (about 900 to 1100 ° C.), for example, a reaction gas composed of SiHCl 3 + H 2 or SiHCl 3 + H 2 + B 2 H 6 . A p-type epitaxial layer 2 having a film thickness of about 0.3 to 5 탆 and a B (boron) concentration of about 10 15 atoms / cm 3 was formed on the silicon substrate 1 by thermal CVD (chemical vapor deposition) method. To grow.
본 실시예에서는 불순물을 고농도로 첨가한 저저항(예를 들면 비저항 0.1Ωcm정도)의 실리콘기판은 사용하지 않으므로, 에피택셜층(2)의 막두께를 약 3㎛ 이하까지 얇게 해도 에피택셜 성장시에 실리콘기판(1)에서 에피택셜층(2)로 확산되는 불순물량은 극히 적다.In this embodiment, a silicon substrate of low resistance (for example, about 0.1 μm resistivity) in which impurities are added at a high concentration is not used. Therefore, even when the thickness of the epitaxial layer 2 is reduced to about 3 μm or less, the epitaxial growth is performed. The amount of impurities diffused from the silicon substrate 1 to the epitaxial layer 2 is extremely small.
또, 본 실시예에서는 불순물을 고농도로 첨가한 고가인 저저항 실리콘기판을 사용하지 않고 또 에피택셜층(2)를 얇은 막두께로 형성하므로, 저저항 실리콘기판상에 두꺼운 막두께(예를 들면 8~10㎛정도)의 에피택셜층을 형성한 에피택셜기판에 비해 제조비용을 대폭으로 저감시킬 수 있다.In addition, in the present embodiment, since the epitaxial layer 2 is formed into a thin film without using an expensive low-resistance silicon substrate to which impurities are added at a high concentration, a thick film thickness (for example, Compared to the epitaxial substrate on which the epitaxial layer of about 8 to 10 mu m) is formed, the manufacturing cost can be greatly reduced.
에피택셜층(2)의 형성에 사용하는 반응가스는 상기한 것에 한정되지 않는다. SiHCl3이나 SiH2(모노실란) 대신에 예를 들면 SiHCl3, SiH3Cl, SiCl4등 Cl(염소)를 포함하는 실란계 가스를 포함한 반응가스를 사용하는 것에 의해 실리콘기판(1)의 표면의 미세한 단차를 저감시킬 수 있다. 또, 에피택셜층(2)를 형성하는 공정에 앞서 수소나 Ar(아르곤) 등의 비산화성가스(불활성가스) 분위기중에서 실리콘기판(1)을 열처리하는 것에 의해서도 실리콘기판(1)의 표면의 미세한 단차를 저감시킬 수 있다. 이와 같이, 에피택셜층(2)는 주면에 있어서 균일한 불순물농도를 갖는 실리콘기판(1)상에 형성된다.The reaction gas used for forming the epitaxial layer 2 is not limited to the above. Instead of SiHCl 3 or SiH 2 (monosilane), for example, SiHCl 3 , SiH 3 Cl, SiCl 4 and the like, by using a reaction gas containing a silane-based gas containing Cl (chlorine), the surface of the silicon substrate 1 The fine step can be reduced. In addition, before the step of forming the epitaxial layer 2, the surface of the silicon substrate 1 is minutely treated by heat-treating the silicon substrate 1 in a non-oxidizing gas (inert gas) atmosphere such as hydrogen or Ar (argon). The step difference can be reduced. In this manner, the epitaxial layer 2 is formed on the silicon substrate 1 having a uniform impurity concentration on the main surface.
다음에, 도 9에 도시한 바와 같이 에피택셜층(2)의 표면을 열산화해서 그표면에 얇은 산화실리콘막(21)을 형성한 후 에피택셜층(2)와 실리콘기판(1)과의 계면 부근에 도달하는 고에너지로 붕소를 이온주입하는 것에 의해 이 계면 부근에 이온주입층(5)를 형성한다. 상술한 바와 같이, 이 이온주입층(5)의 불순물(B)농도는 실리콘기판(1) 및 에피택셜층(2)의 그것보다 높아 약 1016atoms/cm3이다. 또한, 불순물의 도즈량이 너무 많으면 결정결함이 발생하는 경우가 있으므로, 불순물농도는 최대라도 1019atoms/cm3이하로 하는 것이 바람직하다. 또, 이온주입층(5)는 주면에 있어서 균일한 불순물농도를 갖는 실리콘기판(1)의 주면의 전면 즉 실리콘기판(1)과 에피택셜층(2)와의 계면의 전면에 형성된다.Next, as shown in FIG. 9, the surface of the epitaxial layer 2 is thermally oxidized to form a thin silicon oxide film 21 on the surface thereof, and then the epitaxial layer 2 and the silicon substrate 1 The ion implantation layer 5 is formed in the vicinity of this interface by ion implantation of boron with high energy reaching the interface. As described above, the impurity (B) concentration of the ion implantation layer 5 is about 10 16 atoms / cm 3 higher than that of the silicon substrate 1 and the epitaxial layer 2. In addition, since the crystal defect may generate | occur | produce when the dose amount of an impurity is too large, it is preferable to make an impurity concentration up to 10 19 atoms / cm <3> or less. Further, the ion implantation layer 5 is formed on the entire surface of the main surface of the silicon substrate 1 having a uniform impurity concentration on the main surface, that is, on the entire surface of the interface between the silicon substrate 1 and the epitaxial layer 2.
도 10은 이온주입층(5)를 형성한 에피택셜기판의 깊이방향을 따른 불순물농도 프로파일이다. 이온주입층(5)는 실리콘기판(1)내 및 에피택셜층(2)내에 형성되고, 불순물의 최대피크농도가 에피택셜층(2)와 실리콘기판(1)과의 계면 부근에 도달하는 고에너지로 불순물을 이온주입해서 형성한다. 또, 이 불순물의 도즈량은 실리콘기판(1)과 에피택셜층(2)와의 계면 부근이 비정질화하도록 설정된다. 이것에 의해, 계면 부근의 실리콘기판(1)과 에피택셜층(2)가 비정질화되므로, 계면부근에 존재하는 국소적인 응력이 완화된다. 즉, 원자레벨에서의 부정합 등 불균일에 기인하는 국소적인 응력이 완화된다.10 is an impurity concentration profile along the depth direction of the epitaxial substrate on which the ion implantation layer 5 is formed. The ion implantation layer 5 is formed in the silicon substrate 1 and in the epitaxial layer 2, and a high peak concentration of impurities reaches near the interface between the epitaxial layer 2 and the silicon substrate 1. It is formed by implanting impurities with energy. The dose of this impurity is set such that the vicinity of the interface between the silicon substrate 1 and the epitaxial layer 2 is amorphous. As a result, the silicon substrate 1 and the epitaxial layer 2 near the interface become amorphous, so that local stresses near the interface are alleviated. That is, local stress due to nonuniformity such as mismatch at the atomic level is alleviated.
즉, 에피택셜층(2)의 막두께의 상한은 7㎛이하로 얇게 한 본 실시예 1에서는 이 비정질화된 이온주입층(5)는 상술한 실리콘기판(1)의 표면 및 그 근방의 잠상, 미소결함, 오염물질 등이 에피택셜층(2)의 표면 및 내부에 미치는 영향을 저감시키는 완충영역으로서 작용하고, 프로세스 도중의 열처리공정(상술하는 소자분리용의 필드산화막의 형성 등)에 의해 에피택셜층(2)의 내부의 국소적인 응력 등에 기인하는 전기가 형성되는 것을 방지한다.In other words, in the present Example 1 in which the upper limit of the film thickness of the epitaxial layer 2 was thinned to 7 mu m or less, the amorphous ion implantation layer 5 had the latent image of the surface of the silicon substrate 1 and the vicinity thereof. , A buffer region for reducing the effect of microdefects, contaminants, etc. on the surface and inside of the epitaxial layer 2, and by a heat treatment process (formation of a field oxide film for element isolation, etc.) during the process. The formation of electricity due to local stress or the like inside the epitaxial layer 2 is prevented.
또, 비정질화에 의해 발생한 이온주입층(5)의 구조결함은 프로세스 도중에 기판에 침입하는 중금속 등의 오염물질을 포획하는 게터링층으로서도 작용한다. 특히, 불활성 가스인 아르곤(Ar)을 포함한 이온주입층(5)나 철(Fe) 등의 중금속을 포획하는 능력이 높은 붕소(B)를 포함한 이온주입층(5)는 높은 게터링능력을 발휘한다. 즉, 에피택셜층(2)의 주면으로부터의 깊이가 7㎛이하인 얕은 계면에 게터링층을 형성하는 것에 의해 높은 게터링능력이 얻어지고, 또한 실리콘기판(1)의 전면에 이온주입층(5)를 형성하는 것에 의해 게터링능력이 더욱 향상한다.In addition, the structural defects of the ion implantation layer 5 generated by amorphousization also serve as a gettering layer for trapping contaminants such as heavy metals that enter the substrate during the process. In particular, the ion implantation layer 5 containing argon (Ar), which is an inert gas, or the ion implantation layer 5 containing boron (B), which has high ability to trap heavy metals such as iron (Fe), exhibits high gettering capability. do. In other words, by forming a gettering layer at a shallow interface whose depth from the main surface of the epitaxial layer 2 is 7 μm or less, high gettering capability is obtained, and the ion implantation layer 5 is formed on the entire surface of the silicon substrate 1. ), The gettering ability is further improved.
또, 실리콘기판(1)과 동일 도전형의 불순물(예를 들면 붕소(B))를 고농도로 포함한 저저항의 이온주입층(5)를 실리콘기판(1)의 전면에 형성하는 것에 의해 실리콘기판(1)의 저항을 낮게 할 수 있으므로, 불순물을 고농도로 첨가한 저저항의 실리콘기판과 마찬가지로 CMOSFET의 래치업내성의 향상에 기여한다.The silicon substrate 1 is formed by forming a low resistance ion implantation layer 5 containing a high concentration of impurities of the same conductivity type as the silicon substrate 1 (for example, boron (B)) on the entire surface of the silicon substrate 1. Since the resistance of (1) can be made low, it contributes to the improvement of the latch-up resistance of the CMOSFET like the low-resistance silicon substrate to which impurities are added at high concentration.
이와 같이, 에피택셜층(2)와 실리콘기판(1)과의 계면 부근에 상기와 같은 이온주입층(5)를 형성하는 것에 의해, 불순물을 고농도로 첨가한 저저항의 실리콘기판상에 두꺼운 막두께의 에피택셜층을 형성한 에피택셜기판과 동등한 특성을 갖는 에피택셜기판을 낮은 비용으로 제조하는 것이 가능하게 된다.Thus, by forming the ion implantation layer 5 as described above near the interface between the epitaxial layer 2 and the silicon substrate 1, a thick film on a low resistance silicon substrate to which impurities are added at a high concentration. It is possible to produce an epitaxial substrate having characteristics equivalent to those of an epitaxial substrate on which an epitaxial layer having a thickness is formed at low cost.
상기 이온주입층(5)를 형성하기 위한 불순물은 붕소(B)나 아르곤(Ar)에 한정되지 않는다. p형 불순물(B) 대신 P(인), As(비소), Sb(안티몬) 등의 n형 불순물을 사용해도 좋고, 또 C(탄소), Si, F(불소), O(산소), N(질소) 등을 부가해도 좋다.Impurities for forming the ion implantation layer 5 are not limited to boron (B) or argon (Ar). Instead of p-type impurities (B), n-type impurities such as P (phosphorus), As (arsenic), and Sb (antimony) may be used, and C (carbon), Si, F (fluorine), O (oxygen), N (Nitrogen) etc. may be added.
다음에, 에피택셜층(2)의 표면의 상기 산화실리콘막(21)을 에칭해서 제거한 후 도 11에 도시한 바와 같이 에피택셜층(2)의 상부 CVD법에 의해 산화실리콘막(22)와 질화실리콘막(23)을 퇴적시키고, 다음에 포토레지스트를 마스크로 해서 질화실리콘막(23)을 패티닝한 후 질화실리콘막(23)을 마스크로 해서 산화실리콘막(22)와 에피택셜층(2)를 순차 에칭해서 홈(4a)를 형성한다. 계속해서, 900~1150℃의 열산화처리를 실시해서 홈(4a)의 내벽에 산화실리콘막(도시하지 않음)을 형성한다.Next, the silicon oxide film 21 on the surface of the epitaxial layer 2 is etched and removed, and as shown in FIG. 11, the silicon oxide film 22 and the silicon oxide film 22 are formed by the upper CVD method of the epitaxial layer 2. After the silicon nitride film 23 is deposited, the silicon nitride film 23 is patterned using a photoresist as a mask, and then the silicon oxide film 22 and the epitaxial layer (using the silicon nitride film 23 as a mask). 2) is sequentially etched to form the grooves 4a. Subsequently, thermal oxidation treatment at 900 to 1150 캜 is performed to form a silicon oxide film (not shown) on the inner wall of the groove 4a.
다음에, 도 12에 도시한 바와 같이 에피택셜층(2)의 상부에 CVD법에 의해 퇴적시킨 산화실리콘막(24)를 에치백 또는 화학적 기계연마에 의해 평탄화하여 홈(4a)의 내부에 남기는 것에 의해 소자분리홈(4)를 형성한다. 계속해서, 약 1000℃의 열처리를 실시해서 소자분리홈(4)의 내부의 산화실리콘막(24)를 고밀도화(densify)한다. 이들 열처리나 열산화처리는 본 실시예1의 제조공정중에서도 가장 고온의 열처리에 속해 있다. 또한, 이 열처리를 포함한 이하의 공정에서의 열처리에 의해 비정질화한 이온주입층(5)는 부정합이 없는 단결정층으로 된다.Next, as shown in FIG. 12, the silicon oxide film 24 deposited by the CVD method on the epitaxial layer 2 is flattened by etch back or chemical mechanical polishing to leave the inside of the groove 4a. The element isolation groove 4 is thereby formed. Subsequently, heat treatment at about 1000 ° C. is performed to densify the silicon oxide film 24 inside the device isolation groove 4. These heat treatments and thermal oxidation treatments belong to the highest temperature heat treatment even in the manufacturing process of the first embodiment. In addition, the ion implantation layer 5 which became amorphous by the heat processing in the following processes including this heat processing turns into a single crystal layer without mismatch.
다음에, 도 13에 도시한 바와 같이 에피택셜층(2)의 일부에 n형 불순물(P 또는 As)을 이온주입하고 또 다른 일부에 p형 불순물(B)를 이온주입한 후 이들 불순물을 에피택셜층(2)의 내부로 열확산시켜 n형 웰(3n)과 p형 웰(3p)를 형성한다. 이 때 n형 불순물과 p형 불순물을 고가속전압으로 이온주입하고, n형 웰(3n)과 p형 웰(3p)를 역행구조로 구성한다. 도 14b는 p형 웰(3p)가 형성된 영역(도 14a)의 X-X'선을 따른 영역)에 있어서의 에피택셜기판(2)의 불순물농도 프로파일이다. 또한, 도시한 바와 같이 n형 웰(3n)도 p형 웰(3p)와 마찬가지의 불순물농도 프로파일을 나타낸다.Next, as shown in FIG. 13, n-type impurities (P or As) are ion-implanted into a part of the epitaxial layer 2 and p-type impurities (B) are ion-injected into another part, and these impurities are then epitaxially implanted. Thermal diffusion into the tactile layer 2 forms n-type wells 3n and p-type wells 3p. At this time, the n-type impurity and the p-type impurity are ion-implanted at a high acceleration voltage, and the n-type well 3n and the p-type well 3p are composed of a retrograde structure. FIG. 14B is an impurity concentration profile of the epitaxial substrate 2 in the region along the line X-X 'of the region where the p-type well 3p is formed (FIG. 14A). In addition, as shown, the n-type well 3n also has the same impurity concentration profile as the p-type well 3p.
다음에, 도 15에 도시한 바와 같이 에피택셜층(2)의 활성영역에 게이트 산화막(7)을 형성한 후 게이트 산화막(7)의 상부에 게이트전극(8)을 형성한다. 게이트전극(8)은 게이트 산화막(7)을 형성한 에피택셜층(2)의 상부에 CVD법에 의해 n형 다결정 실리콘막, W(텅스텐)실리사이드막 및 산화실리콘막(10)을 순차 퇴적시키고, 포토레지스트를 마스크로 한 드라이에칭에 의해 이들의 막을 패터닝해서 형성한다. 게이트전극(8)은 n형 다결정 실리콘막의 상부에 W실리사이드막을 적층한 폴리사이드막 등으로 구성되어 있다. 게이트전극(8)의 상부에는 n형 다결정 실리콘의 단층막 또는 n형 다결정 실리콘막, TiN(티탄나이트라이드막), W막을 적층한 3층막 등으로 구성해도 좋다.Next, as shown in FIG. 15, the gate oxide film 7 is formed in the active region of the epitaxial layer 2, and then the gate electrode 8 is formed on the gate oxide film 7. The gate electrode 8 sequentially deposits an n-type polycrystalline silicon film, a W (tungsten) silicide film and a silicon oxide film 10 by CVD on the epitaxial layer 2 on which the gate oxide film 7 is formed. These films are patterned and formed by dry etching using a photoresist as a mask. The gate electrode 8 is constituted by a polyside film or the like in which a W silicide film is laminated on the n-type polycrystalline silicon film. The gate electrode 8 may be composed of a single layer film of n-type polycrystalline silicon or a three-layer film of n-type polycrystalline silicon film, TiN (titanium nitride film), and W film.
다음에, 도 16에 도시한 바와 같이 게이트전극(8)의 양측의 p형 웰(3p)에 n형 불순물(예를 들면 P)을 이온주입해서 n형 반도체영역(9), (9)를 형성하고, n형 웰(3n)에 p형 불순물(B)를 이온주입해서 p형 반도체영역(6), (6)을 형성하는 것에 의해 n채널형 MISFETQn 및 p채널형 MISFETQp를 형성한다. 그 후, 에피택셜층(2)의 상부에 CVD법에 의해 퇴적한 산화실리콘막을 이방성에칭에 의해 가공해서 게이트전극(8)의 측벽에 사이드월 스페이서(11)을 형성한다.Next, as shown in FIG. 16, n-type impurities (for example, P) are ion-implanted into the p-type wells 3p on both sides of the gate electrode 8 to thereby n-type semiconductor regions 9 and 9. N-type MISFETQn and p-channel MISFETQp are formed by ion implanting p-type impurities B into the n-type well 3n to form the p-type semiconductor regions 6 and 6. Thereafter, the silicon oxide film deposited by the CVD method on the epitaxial layer 2 is processed by anisotropic etching to form sidewall spacers 11 on the sidewalls of the gate electrodes 8.
다음에, 도 17에 도시한 바와 같이 n채널형 MISFETQn 및 p채널형 MISFETQp를 형성한 에피택셜층(2)의 상부에 CVD법에 의해 산화실리콘막(12)를 퇴적시킨 후 포토레지스트를 마스크로 한 드라이에칭에 의해 산화실리콘막(12)의 일부를 개구하는 것에 의해, p채널형 MISFETQp의 p형 반도체영역(6), (6)의 상부에 접속구멍(14a), (14b)를 형성하고, n채널형 MISFETQn의 n형 반도체영역(9), (9)의 상부에 접속구멍(14c), (14d)를 형성한다.Next, as shown in Fig. 17, the silicon oxide film 12 is deposited by CVD on the epitaxial layer 2 on which the n-channel MISFETQn and the p-channel MISFETQp are formed, and then the photoresist is used as a mask. By opening a part of the silicon oxide film 12 by a dry etching, the connection holes 14a and 14b are formed in the upper portions of the p-type semiconductor regions 6 and 6 of the p-channel MISFETQp. The connection holes 14c and 14d are formed in the upper portions of the n-type semiconductor regions 9 and 9 of the n-channel MISFETQn.
다음에, 도 18에 도시한 바와 같이 접속구멍(14a)~(14d)를 형성한 산화실리콘막(12)의 상부에 예를 들면 스퍼터링법에 의해 Al합금막을 퇴적시킨 후 포토레지스트를 마스크로 한 드라이에칭에 의해 Al합금막을 패너닝하는 것에 의해, p채널형 MISFETQp의 p형 반도체영역(6), (6)과 전기적으로 접속된 배선(13a), (13b) 및 n채널형 MISFETQn의 n형 반도체영역(9), (9)와 전기적으로 접속된 배선(13c), (13d)를 형성한다.Next, as shown in Fig. 18, an Al alloy film is deposited on the silicon oxide film 12 having the connection holes 14a to 14d formed thereon, for example, by sputtering, and then photoresist is used as a mask. By wiring the Al alloy film by dry etching, the wirings 13a and 13b electrically connected to the p-type semiconductor regions 6 and 6 of the p-channel MISFETQp and the n-type of the n-channel MISFETQn. Wirings 13c and 13d electrically connected to the semiconductor regions 9 and 9 are formed.
다음에, 도 19에 도시한 바와 같이 배선(13a)~(13d)의 상부에 CVD법에 의해 산화실리콘막 등을 퇴적시켜서 층간절연막(15)를 형성한 후 포토레지스트를 마스크로 한 드라이에칭에 의해 층간절연막(15)의 일부를 개구하는 것에 의해, 배선(13b)의 상부에 접속구멍(17a)를 형성하고 배선(13c)의 상부에 접속구멍(17b)를 형성한다. 계속해서, 층간절연막(15)의 상부에 예를 들면 스퍼터링법에 의해 Al합금막을 퇴적시킨 후 포토레지스트를 마스크로 한 드라이에칭에 의해 Al합금막을 패터닝하는 것에 의해, 배선(13b)와 전기적으로 접속된 배선(16a) 및 배선(13c)와 전기적으로 접속된 배선(16b)를 형성한다.Next, as shown in FIG. 19, a silicon oxide film or the like is deposited on the wirings 13a to 13d by CVD to form an interlayer insulating film 15, and then dry etching using a photoresist as a mask. By opening a part of the interlayer insulating film 15, the connection hole 17a is formed in the upper part of the wiring 13b, and the connection hole 17b is formed in the upper part of the wiring 13c. Subsequently, an Al alloy film is deposited on the interlayer insulating film 15 by, for example, sputtering, and then electrically connected to the wiring 13b by patterning the Al alloy film by dry etching using a photoresist as a mask. The wiring 16b and the wiring 16b electrically connected with the wiring 13a are formed.
그 후, 배선(16a), (16b)의 상부에 CVD법에 의해 산화실리콘막과 질화실리콘막을 퇴적시켜 바활성화막(18)을 형성하는 것에 의해 본 실시예1의 CMOS회로가 완성된다.Thereafter, a silicon oxide film and a silicon nitride film are deposited on the wirings 16a and 16b by CVD to form the bar activation film 18, thereby completing the CMOS circuit of the first embodiment.
[실시예 2]Example 2
도 20은 본 실시예 2의 DRAM의 등가회로도이다. 도시한 바와 같이 이 DRAM의 메모리 어레이(MARY)는 매트릭스형상으로 배치된 여러개의 워드선WL(WLn-1, WLn, WLn+1…)과 여러개의 비트선BL 및 이들의 교점에 배치된 여러개의 메모리셀(MC)에 의해 구성되어 있다. 1비트의 정보를 기억하는 1개의 메모리셀은 1개의 정보축적용 용량소자C와 이것에 직렬로 접속된 1개의 메모리셀 선택용 MISFETQs로 구성되어 있다. 메모리셀 선택용 MISFETQs의 소오스, 드레인의 한쪽은 정보축적용 용량소자C와 전기적으로 접속되고 다른 한쪽은 비트선BL과 전기적으로 접속되어 있다. 워드선WL의 한쪽끝은 워드드라이버WD에 접속되고 비트선BL의 한쪽끝은 센스앰프SA에 접속되어 있다.20 is an equivalent circuit diagram of the DRAM of the second embodiment. As shown, the memory array MARY of this DRAM is arranged at a plurality of word lines WL (WL n-1 , WL n , WL n + 1 ...) Arranged in a matrix shape, at a plurality of bit lines BL and intersections thereof. It consists of several memory cells MC. One memory cell that stores one bit of information consists of one information storage capacitor C and one memory cell selection MISFETQs connected in series thereto. One of a source and a drain of the memory cell selection MISFETQs is electrically connected to the information storage capacitor C, and the other is electrically connected to the bit line BL. One end of the word line WL is connected to the word driver WD, and one end of the bit line BL is connected to the sense amplifier SA.
도 21에 도시한 바와 같이 본 실시예의 DRAM은 실리콘기판(1)과 그 주면상에 성장시킨 에피택셜층(2)로 이루어지는 에피택셜기판에 형성되어 있다. 이 에피택셜기판은 상기 실시예 1과 마찬가지로 비저항이 약 0.5~50Ωcm이고 불순물로서 약 1016atoms/cm3의 B(붕소를 첨가한 p형 단결정 실리콘으로 이루어지는 실리콘기판(1)과 그 주면상에 형성된 막두께가 약 0.3~5㎛이고 B(붕소)농도가 약 1015atoms/cm3인 p형 에피택셜층(2)로 구성되어 있다. 또, 실리콘기판(1)과 에피택셜층(2)와의 계면 부근에는 실리콘기판(1) 및 에피택셜층(2)보다 고불순물농도의 이온주입층(5)가 형성되어 있다. 이 이온주입층(5)에는 불순물로서 약 1018atoms/cm3의 B(붕소)가 도입되어 있다.As shown in Fig. 21, the DRAM of this embodiment is formed on an epitaxial substrate made of a silicon substrate 1 and an epitaxial layer 2 grown on its main surface. This epitaxial substrate is similar to Example 1 on the silicon substrate 1 made of B (p-type single crystal silicon with boron added) having a specific resistance of about 0.5 to 50 dBm and impurity of about 10 16 atoms / cm 3 . It is formed of a p-type epitaxial layer 2 having a film thickness of about 0.3 to 5 mu m and a B (boron) concentration of about 10 15 atoms / cm 3. The silicon substrate 1 and the epitaxial layer 2 ), An ion implantation layer 5 having a higher impurity concentration than the silicon substrate 1 and the epitaxial layer 2. is formed in the ion implantation layer 5 as an impurity of about 10 18 atoms / cm 3. B (boron) is introduced.
에피택셜층(2)에 형성된 p형 웰(3p)의 일부에는 DRAM의 메모리셀을 구성하는 n채널형 메모리셀 선택용 MISFETQt가 형성되어 있고 다른 일부에는 주변회로의 n채널형 MISFETQn이 형성되어 있다. 또, 에피택셜층(2)에 형성된 n형 웰(3n)에는 주변회로인 p채널형 MISFETQp가 형성되어 있다. 메모리셀 선택용 MISFETQt, n채널형 MISFETQn 및 채널형 MISFETQp에는 에피택셜층(2)의 표면에 LOCOS(Local Oxidation of Silicon)법에 의해 형성된 필드산화막(28)에 의해 서로 분리되어 잇다.In part of the p-type well 3p formed in the epitaxial layer 2, an n-channel memory cell selection MISFETQt constituting a DRAM memory cell is formed, and in another part, an n-channel MISFETQn of a peripheral circuit is formed. . In the n-type well 3n formed in the epitaxial layer 2, a p-channel MISFETQp serving as a peripheral circuit is formed. The memory cell selection MISFETQt, the n-channel type MISFETQn, and the channel type MISFETQp are separated from each other by the field oxide film 28 formed by LOCOS (Local Oxidation of Silicon) method on the surface of the epitaxial layer 2.
메모리셀 선택용 MISFETQt와 n채널형 MISFETQn은 주로 p형 웰(3p)에 형성된 한쌍의 n형 반도체영역(소오스영역, 드레인영역)(9), (9), p형 웰(3p)의 표면에 형성된 게이트 산화막(7) 및 이 게이트 산화막(7)상에 형성된 게이트전극(8)로 구성되어 있다. p채널형 MISFETQp는 주로 n형 웰(3n)에 형성된 한쌍의 p형 반도체영역(소오스영역, 드레인영역)(6), (6), n형 웰(3n)의 표면에 형성된 게이트 산화막(7) 및 이 게이트산화막(7)상에 형성된 게이트전극(8)로 구성되어 있다. 게이트전극(8)은 n형 다결정 실리콘막상에 W(텅스텐)실리사이드막을 적층한 폴리사이드막 등에 의해 구성되어 있다.The memory cell selection MISFETQt and the n-channel MISFETQn are mainly formed on the surfaces of a pair of n-type semiconductor regions (source region and drain region) 9, 9, and p-type well 3p formed in the p-type well 3p. The gate oxide film 7 formed thereon and the gate electrode 8 formed on the gate oxide film 7 are formed. The p-channel MISFETQp mainly has a pair of p-type semiconductor regions (source and drain regions) 6 and 6 formed in the n-type well 3n, and a gate oxide film 7 formed on the surface of the n-type well 3n. And a gate electrode 8 formed on the gate oxide film 7. The gate electrode 8 is made of a polyside film or the like in which a W (tungsten) silicide film is laminated on an n-type polycrystalline silicon film.
메모리셀 선택용 MISFETQt의 상부에는 비트선BL1, BL2가 형성되어 있고, 주변회로인 p채널형 MISFETQp와 n채널형 MISFETQn의 각각의 상부에는 1층째의 배선(13e), (13f)가 형성되어 있다. 비트선BL1, BL2의 상부에는 하부전극(25)와 용량절연막(26)과 상부전극(27)로 이루어지는 정보축적용 용량소자C가 형성되고 또 그 상부에는 제 2층째의 배선(16c)~(16f)가 형성되어 있다.Bit lines BL1 and BL2 are formed above the memory cell selection MISFETQt, and wirings 13e and 13f on the first layer are formed above each of the p-channel MISFETQp and n-channel MISFETQn, which are peripheral circuits. . On the bit lines BL1 and BL2, an information storage capacitor C consisting of the lower electrode 25, the capacitor insulating film 26, and the upper electrode 27 is formed, and on the upper portions of the second layer wirings 16c to ( 16f) is formed.
본 실시예에 의하면 저렴하고 또한 누설전류가 적은 에피택셜기판을 사용하므로 DRAM의 제조비용을 대폭으로 저감할 수 있다.According to the present embodiment, an epitaxial substrate which is inexpensive and has a low leakage current is used, so that the manufacturing cost of DRAM can be greatly reduced.
[실시예 3]Example 3
도 22는 본 실시예인 AND형 플래시메모리의 등가회로도이다.Fig. 22 is an equivalent circuit diagram of the AND-type flash memory of this embodiment.
메모리블럭 B[0]에 있어서, 워드선(WL)은 향방향으로 연장하고 X-디코더회로(X-DEC)와 전기적으로 접속되어 있다. 매립비트선(dk)은 후술하는 에피택셜기판의 내부에 형성된 n형 반도체영역(9)로 구성되고 행방향과 거의 직교하는 열방향으로 연장하고 있다. 매립비트선(dk)은 블럭선택MISFET T3을 거쳐 비트선(Dk)와 전기적으로 접속되어 있다. 비트선(Dk)는 매립비트선(dk)보다 저저항의 도전층으로 구성되고 열방향으로 인접하는 메모리블럭B[1]상을 열방향으로 연장하고 Y선택회로(Y-SELECT)와 전기적으로 접속되어 있다. 또한, 도시하지는 않지만, 메모리블럭B[1]은 메모리블럭B[0]과 마찬가지로 구성되고 그 내부의 매립비트선(dk)은 블럭선택MISFET T3을 거쳐 비트선(Dk)와 전기적으로 접속되어 있다.In memory block B [0], the word line WL extends in the forward direction and is electrically connected to the X-decoder circuit X-DEC. The buried bit line dk is composed of the n-type semiconductor region 9 formed inside the epitaxial substrate described later and extends in the column direction substantially perpendicular to the row direction. The buried bit line dk is electrically connected to the bit line Dk via the block select MISFET T 3 . The bit line Dk is formed of a conductive layer having a lower resistance than the buried bit line dk, extends in the column direction adjacent to the memory block B [1] adjacent in the column direction, and is electrically connected to the Y select circuit Y-SELECT. Connected. Although not shown, the memory block B [1] is configured similarly to the memory block B [0], and the buried bit line dk therein is electrically connected to the bit line Dk via the block select MISFET T 3 . have.
DB0, DB1은 메모리블럭 선택선으로서, 블럭선택MISFET T3과 전기적으로 접속됨과 동시에 X-디코더회로(X-DEC)와 전기적으로 접속되어 있다. 또, Y선택회로(Y-SELECT)는 Y-디코더회로(Y-DEC)와 전기적으로 접속되어 있다. X-디코더회로(X-DEC), Y-디코더회로(Y-DEC) 및 Y선택회로(Y-SELECT)는 주변회로를 구성하고, 각각의 주변회로는 n채널형 MISFETQn과 p채널형 MISFETQp로 구성되어 있다.DB0 and DB1 are memory block select lines, which are electrically connected to the block select MISFET T 3 and electrically connected to the X-decoder circuit X-DEC. The Y selection circuit Y-SELECT is electrically connected to the Y-decoder circuit Y-DEC. The X-decoder circuit (X-DEC), the Y-decoder circuit (Y-DEC), and the Y selection circuit (Y-SELECT) constitute peripheral circuits. Each peripheral circuit is an n-channel MISFETQn and a p-channel MISFETQp. Consists of.
도 23에 도시한 바와 같이 본 실시예의 플래시메모리는 실리콘기판(1)과 그 주면상에 성장시킨 에피택셜층(2)로 이루어지는 에피택셜기판에 형성되어 있다. 이 에피택셜기판은 상기 실시예1과 마찬가지로 비저항이 약 0.5~50Ωcm이고 불순물로서 약 1016atoms/cm3의 붕소를 첨가한 p형 단결정 실리콘으로 이루어지는 실리콘기판(1)과 그 주면상에 형성한 막두께가 약 0.3~5㎛이고 붕소농도가 약 1015atoms/cm3인 P형 에피택셜층(2)로 구성되어 있다. 또, 실리콘기판(1)과 에피택셜층(2)와의 계면 부근에는 실리콘기판(1) 및 에피택셜층(2)보다 고불순물농도의 이온주입층(5)가 형성되어 있다. 이 이온주입층(5)에는 불순물로서 약 1018atoms/cm3의 붕소가 도입되어 있다.As shown in Fig. 23, the flash memory of this embodiment is formed on an epitaxial substrate made of a silicon substrate 1 and an epitaxial layer 2 grown on its main surface. The epitaxial substrate is formed on the main surface and the silicon substrate 1 made of p-type single crystal silicon with a specific resistance of about 0.5 to 50 dBm and containing boron of about 10 16 atoms / cm 3 as an impurity in the same manner as in Example 1. It is comprised from the P-type epitaxial layer 2 whose film thickness is about 0.3-5 micrometers, and boron concentration is about 10 15 atoms / cm <3> . In the vicinity of the interface between the silicon substrate 1 and the epitaxial layer 2, an ion implantation layer 5 having a higher impurity concentration than the silicon substrate 1 and the epitaxial layer 2 is formed. In the ion implantation layer 5, boron of about 10 18 atoms / cm 3 is introduced as an impurity.
에피택셜층(2)의 형성된 p형 웰(3p)의 일부에는 플래시메모리의 메모리셀을 구성하는 n채널형 MISFETQn이 형성되어 있고, 다른 일부에는 주변회로인 n채널형 MISFETQn이 형성되어 있다. 또, 에피택셜층(2)에 형성되 n형 웰(3n)에는 주변회로인 p채널형 MISFETQp가 형성되어 있다. n채널형 MISFETQm, n채널형 MISFETQn 및 p채널형 MISFETQp는 에피택셜층(2)의 표면에 LOCOS법에 의해 형성한 필드산화막(28)에 의해 서로 분리되어 있다.In some of the p-type wells 3p formed in the epitaxial layer 2, n-channel MISFETQn constituting a memory cell of a flash memory is formed, and in others, n-channel MISFETQn, which is a peripheral circuit, is formed. In the n-type well 3n formed in the epitaxial layer 2, a p-channel MISFETQp serving as a peripheral circuit is formed. The n-channel MISFETQm, the n-channel MISFETQn, and the p-channel MISFETQp are separated from each other by the field oxide film 28 formed on the surface of the epitaxial layer 2 by the LOCOS method.
메모리셀의 n채널형 MISFETQm은 주로 p형 웰(3p)에 형성된 한쌍의 n형 반도체영역(소오스영역, 드레인영역)(9), (9), p형 웰(3p)의 표면에 형성된 게이트 산화막(7), 이 게이트 산화막(7)상에 형성된 게이트전극(플로팅게이트)(8), 게이트전극(8)상에 형성된 제 2게이트 산화막(29) 및 제 2게이트 산화막(29)상에 형성된 컨트롤게이트(30)으로 구성되어 있다. 주변회로인 n채널형 MISFETQn은 주로 p형 웰(3p)에 형성된 한쌍의 n형 반도체영역(소오스영역, 드레인영역)(9), (9), p형 웰(3p)의 표면에 형성된 게이트 산화막(7) 및 이 게이트 산화막(7)상에 형성된 게이트전극(8)로 구성되어 있다. p채널형 MISFETQp는 주로 n형 웰(3n)에 형성된 한쌍의 p형 반도체영역(소오스영역, 드레인영역)(6), (6), n형 웰(3n)의 표면에 형성된 게이트 산화막(7) 및 이 게이트 산화막(7)상에 형성된 게이트전극(8)로 구성되어 있다.The n-channel MISFETQm of the memory cell is mainly formed on the surface of a pair of n-type semiconductor regions (source region and drain region) 9, 9, and p-type well 3p formed in the p-type well 3p. (7), a gate electrode (floating gate) 8 formed on the gate oxide film 7, a control formed on the second gate oxide film 29 and the second gate oxide film 29 formed on the gate electrode 8; The gate 30 is comprised. The n-channel MISFETQn, which is a peripheral circuit, has a gate oxide film formed on the surface of a pair of n-type semiconductor regions (source region and drain region) 9, 9, and p-type well 3p mainly formed in the p-type well 3p. (7) and a gate electrode 8 formed on the gate oxide film 7. The p-channel MISFETQp mainly has a pair of p-type semiconductor regions (source and drain regions) 6 and 6 formed in the n-type well 3n, and a gate oxide film 7 formed on the surface of the n-type well 3n. And a gate electrode 8 formed on the gate oxide film 7.
메모리셀의 n채널형 MISFETQm의 상부에는 1층째의 배선(13g)~(13i)가 형성되어 있고, 또 그 상부에는 2층째의 배선(16g)가 형성되어 있다. 주변회로인 p채널형 MISFETQp와 n채널형 MISFETQn의 각각의 상부에는 제1층째의 배선(13j)가 형성되어 있고, 그 상부에는 제 2층째의 배선(16h)가 형성되어 있다.The first layer of wirings 13g to 13i are formed on the n-channel MISFETQm of the memory cell, and the second layer of wiring 16g is formed on the upper portion of the n-channel MISFETQm. The wiring 13j of the first layer is formed on each of the p-channel MISFETQp and the n-channel MISFETQn, which are peripheral circuits, and the wiring 16h of the second layer is formed thereon.
상기 메모리셀을 구성하는 n채널형 MISFETQm으로의 정보의 라이트는 예를 들면 매립비트선(dk)와 워드선(WLn)에 의해 선택된 n채널형 MISFETQm에 대해 n형 반도체영역(9)와 플로팅게이트(8)(또는 에피택셜기판) 사이에서 게이트 산화막(7)을 통한 전자의 터널링에 의해 실행한다. 또, 정보의 소거는 예를 들면 에피택셜기판과 플로팅게이트(8) 사이에서 게이트 산화막(8)을 통한 전자의 터너링에 의해 실행한다.)Writing of information to the n-channel MISFETQm constituting the memory cell is performed by, for example, the n-type semiconductor region 9 and the floating gate for the n-channel MISFETQm selected by the buried bit line dk and the word line WLn. (8) is performed by tunneling of electrons through the gate oxide film 7 between (or epitaxial substrate). The erasure of information is performed by, for example, turning of electrons through the gate oxide film 8 between the epitaxial substrate and the floating gate 8.)
본 실시예에 의하면 저렴하고 또한 게이트 산화막(7)의 막질이 향상된 에피택셜기판을 사용하므로 플래시메모리의 신뢰성의 향상 및 제조비용의 저감을 도모할 수 있다.According to the present embodiment, an epitaxial substrate is used which is inexpensive and the film quality of the gate oxide film 7 is improved, so that the reliability of the flash memory can be improved and the manufacturing cost can be reduced.
또한, 본 실시예에서는 예를 들면 도 24에 도시한 바와 같이 p형 웰(3p)의 하부의 이온주입층(5)(p+)를 p형으로 하고 n형 웰(3n)의 하부의 이온주입층(5)'(n+)를 n형으로 하는 것에 의해, 이들의 이온주입층(5), (5')를 매립층으로서 이용할 수도 있다. 이온주입층(5)(p+)의 불순물농도는 p형 웰(3p)의 그것보다 높고, 이온주입층(5)'(n+)의 불순물농도는 n형의 그것보다 높다. 이온주입층(5), (5')는 예를 들면 도 25에 도시한 바와 같이 상기 실시예 1의 도 9에 대응하는 공정에 의해 포토레지스트막(200)을 마스크로 하고 나서 n형 웰(3n)을 형성하는 영역에 n형 불순물(예를 들면 인(P))을 이온주입하고, 다음에 도 26에 도시한 바와 같이 포토레지스트막(210)을 마스크로 하고 나서 p형 웰(3p)를 형성하는 영역에 p형 불순물(예를 들면 붕소(B))를 이온주입해서 형성한다. 이 때, 포토레지스트막(200)의 반전패턴을 사용해서 포토레지스트막(210)을 형성하는 것에 의해 포토마스크의 작성을 용이하게 실행할 수 있다.In this embodiment, for example, as shown in FIG. 24, the ion implantation layer 5 (p +) at the bottom of the p-type well 3p is p-type, and the ion implantation at the bottom of the n-type well 3n is performed. By making layer 5 '(n +) n-type, these ion implantation layers 5 and 5' can also be used as a buried layer. The impurity concentration of the ion implantation layer 5 (p +) is higher than that of the p-type well 3p, and the impurity concentration of the ion implantation layer 5 '(n +) is higher than that of the n-type. For example, as shown in FIG. 25, the ion implantation layers 5 and 5 'are made of n-type wells after the photoresist film 200 is used as a mask by a process corresponding to FIG. 9 of the first embodiment. An n-type impurity (for example, phosphorus (P)) is ion-implanted into a region where 3n is formed, and then the p-type well 3p is formed after the photoresist film 210 is used as a mask as shown in FIG. P-type impurities (for example, boron (B)) are ion-implanted in a region to form. At this time, the photoresist film 210 can be easily formed by using the inversion pattern of the photoresist film 200.
[실시예 4]Example 4
도 27a는 본 실시예의 반도체 집적회로장치를 도시한 주요부 단면도, 도 27b는 도 27a의 X-X'선을 따른 불순물농도 프로파일을 나타낸 그래프이다.Fig. 27A is a sectional view of principal parts of a semiconductor integrated circuit device of this embodiment, and Fig. 27B is a graph showing an impurity concentration profile along the line X-X 'of Fig. 27A.
본 실시예 4의 반도체 집적회로장치는 에피택셜층(2)의 내부에 n형 웰(3n) 및 p형 웰(3p), n형 매립층(3n') 및 p형 매립층(3p')가 마련되어 있다. 에피택셜층(2)의 n형 웰(3n)에는 p채널형 MISFETQp가 형성되고 p형 웰(3p)에는 n채널형 MISFETQn이 형성되어 있다. p형 매립층(3p')는 p형 매립층(2p)의 하부에 형성되고 p형 웰(3p)보다 높은 불순물농도를 갖고 있다. n형 매립층(3n')은 n형 웰(3n)의 하부에 형성되고 n형 웰(3n)보다 높은 불순물농도를 갖고 있다. n형 매립층(3n') 및 p형 매립층(3p')은 공핍층의 확산을 억제하도록 작용하므로 펀치스루내성이 향상된 MISFET를 형성할 수 있다.In the semiconductor integrated circuit device of the fourth embodiment, an n-type well 3n and a p-type well 3p, an n-type buried layer 3n ', and a p-type buried layer 3p' are provided inside the epitaxial layer 2. have. The p-channel MISFETQp is formed in the n-type well 3n of the epitaxial layer 2, and the n-channel MISFETQn is formed in the p-type well 3p. The p type buried layer 3p 'is formed under the p type buried layer 2p and has a higher impurity concentration than the p type well 3p. The n-type buried layer 3n 'is formed under the n-type well 3n and has a higher impurity concentration than the n-type well 3n. Since the n-type buried layer 3n 'and the p-type buried layer 3p' act to suppress diffusion of the depletion layer, it is possible to form a MISFET having improved punchthrough resistance.
n형 매립층(3n') 및 p형 매립층(3p')는 예를 들면 역행구조로 구성되어 있다. 또, n형 매립층(3n') 및 p형 매립층(3p')는 소자분리홈(4)의 하부에 있어서 다른 부분보다 얕게 되도록 형성되고 채널스토퍼층으로서 기능하도록 되어 있다. 또한, n형 매립층(3n') 및 p형 매립층(3p')뿐만 아니라 그들 상부의 n형 웰(3n) 및 p형 웰(3p)도 역행구조로 구성해도 좋은 것은 물론이다.The n-type buried layer 3n 'and the p-type buried layer 3p' are composed of, for example, a retrograde structure. In addition, the n-type buried layer 3n 'and the p-type buried layer 3p' are formed to be shallower than other portions in the lower portion of the device isolation groove 4 and serve as a channel stopper layer. It goes without saying that not only the n-type buried layer 3n 'and the p-type buried layer 3p' but also the n-type wells 3n and p-type wells 3p above them may have a retrograde structure.
실리콘기판(1)과 에피택셜층(2)와의 계면부근에 형성된 이온주입층(5)는 예를 들면 실리콘기판(1)의 도전형과 동일한 p형으로 구성되고, n형 매립층(3n')나 p형 매립층(3p')보다 고농도의 불순물이 도입되고 있다. 또한, 이온주입층(5)의 도전형은 p형에 한정되지 않는다. 예를 들면, 아르곤(Ar) 등의 불활성가스를 이온주입해서 형성해도 좋다.The ion implantation layer 5 formed near the interface between the silicon substrate 1 and the epitaxial layer 2 is formed of, for example, the same p-type as the conductive type of the silicon substrate 1, and the n-type buried layer 3n '. A higher concentration of impurities are introduced than the p-type buried layer 3p '. In addition, the conductivity type of the ion implantation layer 5 is not limited to p type. For example, an inert gas such as argon (Ar) may be formed by ion implantation.
p형 웰(3p)의 하부에 p형 웰(3p)보다 고불순물농도의 p형 매립층(3p')를 형성하고 n형 웰(3n)의 하부에 n형 웰(3n)보다 고불순물농도의 n형 매립층(3n')를 형성하는 본 실시예에 의하면, 이온주입층(5)만을 형성하는 경우에 비해 게터링효과가 더욱 향상한다. 또, 웰저항을 저감시킬 수 있으므로 CMOSFET의 래치업내성을 향상시킬 수 있다.A p-type buried layer 3p 'having a higher impurity concentration than a p-type well 3p is formed in the lower portion of the p-type well 3p, and a higher impurity concentration than the n-type well 3n is formed in the lower portion of the n-type well 3n. According to this embodiment in which the n-type buried layer 3n 'is formed, the gettering effect is further improved as compared with the case in which only the ion implantation layer 5 is formed. In addition, since the well resistance can be reduced, the latchup resistance of the CMOSFET can be improved.
또, 소자분리홈(4)의 하부에 있어서 소자분리홈(4)의 바닥부(4a) 및 측벽(4b)에 접하도록 채널스토퍼층으로서 기능하는 n형 매립층(3n') 및 p형 매립층(3p')를 형성하는 것에 의해 소자분리특성(채널링 방지효과)가 향상하므로 소자분리홈(4)의 면적 즉 p채널형 MISFETQp와 n채널형 MISFETQn의 이간거리(L)을 축소시킬 수 있다. 이것에 의해, 칩사이즈의 축소 또는 LSI의 고집적화를 추진할 수 있다.Further, an n-type buried layer 3n 'and a p-type buried layer functioning as a channel stopper layer so as to contact the bottom portion 4a and the sidewall 4b of the element isolation groove 4 in the lower portion of the element isolation groove 4 ( By forming 3p '), the device isolation characteristic (channeling prevention effect) is improved, so that the area L of the device isolation groove 4, i.e., the separation distance L between the p-channel MISFETQp and the n-channel MISFETQn can be reduced. As a result, reduction in chip size or high integration of LSI can be promoted.
에피택셜층(2)의 내부에 n형 웰(3n) 및 p형 웰(3p)와 n형 매립층(3n') 및 p형 매립층(3p')를 형성하기 위해서는 예를 들면 도 28에 도시한 바와 같이 상기 실시예 1의 도 13에 대응하는 공정에 의해 에피택셜층(2)의 일부인 인(P)나 비소(As) 등의 n형 불순물을 다른 에너지로 1회씩 이온주입하고, 다음에 도 29에 도시한 바와 같이 에피택셜층(2)의 다른 일부에 붕소(B) 등의 p형 불순물을 다른 에너지로 1회씩 이온주입한 후 에피택셜기판을 열처리해서 이들 불순물을 에피택셜층(2)의 내부로 확산시키면 좋다.In order to form the n-type well 3n and the p-type well 3p and the n-type buried layer 3n 'and the p-type buried layer 3p' inside the epitaxial layer 2, for example, shown in FIG. As described above, n-type impurities such as phosphorus (P) and arsenic (As), which are part of the epitaxial layer 2, are ion-injected once with different energies by the process corresponding to FIG. 13 of the first embodiment. As shown in FIG. 29, p-type impurities such as boron (B) are ion-injected once in different portions of the epitaxial layer 2 at different energies, and the epitaxial substrate is heat-treated to remove these impurities in the epitaxial layer 2. It is good to diffuse into the inside.
n형 매립층(3n') 및 p형 매립층(3p')은 소자분리홈(4)의 하부에 있어서 소자분리홈(4)의 바닥부(4a) 및 측벽(4b)에 접하도록 형성하는(도 27) 것 이외에도 예를 들면 도 30a에 도시한 바와 같이 소자분리홈(4)의 바닥부(4a)에 접하지 않도록 소자분리홈(4)보다 깊은 영역에 형성하거나, 도 30b에 도시한 바와 같이 소자분리홈(4)의 측벽(4b)에만 접하도록 소자분리홈(4)보다 얕은 영역에 형성해도 좋다.The n-type buried layer 3n 'and the p-type buried layer 3p' are formed to be in contact with the bottom portion 4a and the sidewall 4b of the device isolation groove 4 at the bottom of the device isolation groove 4 (Fig. 27) in addition to this, for example, as shown in FIG. 30A, a region deeper than the device isolation groove 4 so as not to contact the bottom portion 4a of the device isolation groove 4, or as shown in FIG. 30B. It may be formed in a region shallower than the element isolation groove 4 so as to contact only the sidewall 4b of the element isolation groove 4.
n형 매립층(3n') 및 p형 매립층(3p')를 소자분리홈(4)의 바닥부(4a)에 접하지 않도록 소자분리홈(4)보다 깊은 영역에 형성한 경우(도 30a), 상기 도 27에 도시한 구조와 비교해서 채널링 방지효과는 저감하지만, 게터링효과나 CMOSFET의 래치업 억제효과는 얻어진다. 또, n형 매립층(3n') 및 p형 매립층(3p')를 소자분리홈(4)의 측벽(4b)에만 접하도록 소자분리홈(4)보다 얕은 영역에 형성한 경우(도 30b)는 상기 도 27에 도시한 구조와 비교해서 채널링 방지효과는 저감가지만, 도 27 및 도 30a에 도시한 구조와 비교해서 게터링효과나 CMOSFET의 래치업 억제효과는 향상한다. 또, 도 30b의 구조에서는 소자분리홈(4)의 깊이를 고려하는 일 없이 n형 웰(3n) 및 p형 웰(3p)의 깊이를 자유롭게 설정할 수 있으므로 디바이스설계의 자유도가 향상한다.When the n-type buried layer 3n 'and the p-type buried layer 3p' are formed in a region deeper than the device isolation groove 4 so as not to contact the bottom portion 4a of the device isolation groove 4 (FIG. 30A), Compared with the structure shown in FIG. 27, the channeling prevention effect is reduced, but the gettering effect and the latchup suppression effect of the CMOSFET are obtained. In the case where the n-type buried layer 3n 'and the p-type buried layer 3p' are formed in a region shallower than the element isolation groove 4 so as to contact only the sidewall 4b of the element isolation groove 4 (Fig. 30B), Compared with the structure shown in FIG. 27, the channeling prevention effect is reduced, but the gettering effect and the latchup suppression effect of the CMOSFET are improved as compared with the structure shown in FIGS. 27 and 30A. In addition, in the structure of FIG. 30B, the depths of the n-type wells 3n and p-type wells 3p can be set freely without considering the depth of the device isolation grooves 4, thereby improving the degree of freedom in device design.
[실시예 5]Example 5
도 31은 본 실시예의 반도체 집적회로장치를 도시한 주요부 단면도이다. 본 실시예에서는 상기 실시예 4의 n형 매립층(3n') 및 p형 매립층(3p')의 한쪽(p형 매립층(3p'))를 생략하는 것에 의해 제조공정의 간략화를 도모하고 있다.Fig. 31 is a sectional view of principal parts showing a semiconductor integrated circuit device of this embodiment. In this embodiment, the manufacturing process is simplified by omitting one of the n-type buried layers 3n 'and the p-type buried layer 3p' (p-type buried layer 3p ') of the fourth embodiment.
본 실시예 5의 반도체 집적회로장치는 에피택셜층(2)의 내부에 n형 웰(3n) 및 p형 웰(3p)와 n형 매립층(3n')가 마련되어 있다. n형 웰(3n)의 하부에 마련된 n형 매립층(3n')은 실리콘기판(1)과 동일 도전형(p형)의 이온주입층(5)와 거의 서로 중첩되어 있고 또한 이온주입층(5)보다 고농도(약 2배 이상)의 불순물이 도입되어 있다. 즉, n형 매립층(3n')은 그 불순물의 최대피크농도가 이온주입층(5)의 각각과 거의 동일하게 되도록 형성되고 불순물농도에 있어서 이온주입층(5)를 보상하고 있다. 또, n형 매립층(3n')은 소자분리홈(4)의 하부에 있어서 다른 부분보다 얕게 되도록 형성되고 채널스토퍼층으로서도 기능하도록 되어 있다. n형 매립층(3n')은 상기 실시예 4와 동일한 방법에 의해 형성할 수 있다. 본 실시예 5에서는 p형 매립층(3p')를 형성하지 않는 분만큼 상기 실시예 4보다 공정이 간략하게 된다.In the semiconductor integrated circuit device of the fifth embodiment, an n-type well 3n, a p-type well 3p, and an n-type buried layer 3n 'are provided inside the epitaxial layer 2. The n-type buried layer 3n 'provided under the n-type well 3n substantially overlaps the silicon substrate 1 with the ion implantation layer 5 of the same conductivity type (p type), and the ion implantation layer 5 Impurities of higher concentration (about 2 times or more) are introduced. That is, the n-type buried layer 3n 'is formed so that the maximum peak concentration of the impurities is substantially the same as that of each of the ion implantation layers 5, and the ion implantation layer 5 is compensated for in the impurity concentration. The n-type buried layer 3n 'is formed to be shallower than other portions in the lower portion of the device isolation groove 4, and also functions as a channel stopper layer. The n-type buried layer 3n 'can be formed by the same method as in Example 4. In the fifth embodiment, the process is simpler than the fourth embodiment as long as the p-type buried layer 3p 'is not formed.
[실시예 6]Example 6
도 32는 본 실시예의 반도체 집적회로장치를 도시한 주요부 단면도이다. 본 실시예 6의 반도체 집적회로장치는 실리콘기판(1)과 에피택셜층(2)와의 계면부근에 C(탄소) 또는 O(산소)를 주입해서 형성한 이온주입층(5a)가 마련되어 있다. 이 이온주입층(5a)는 붕소(B)와 같은 p형 불순물이나 P(인), As(비소), Sb(안티몬) 등의 n형 불순물을 사용해서 형성한 것이 아니므로 게터링사이트로서만 기능한다.Fig. 32 is a sectional view of principal parts showing a semiconductor integrated circuit device of this embodiment. In the semiconductor integrated circuit device of the sixth embodiment, an ion implantation layer 5a formed by injecting C (carbon) or O (oxygen) into the vicinity of the interface between the silicon substrate 1 and the epitaxial layer 2 is provided. Since the ion implantation layer 5a is not formed using p-type impurities such as boron (B) or n-type impurities such as P (phosphorus), As (arsenic), and Sb (antimony), only the gettering site is used. Function.
이와 같은 게터링사이트로서만 기능하는 이온주입층(5a)는 아르곤(Ar)이나 N(질소) 등의 불활성 원소나 Si, F(불소) 등을 사용해서 형성할 수도 있다. 이 이온주입층(5a)의 불순물농도는 실리콘기판(1)이나 에피택셜층(2)의 불순물농도보다 높게 되어도 좋다.The ion implantation layer 5a which functions only as such a gettering site can also be formed using inert elements such as argon (Ar) and N (nitrogen), Si, F (fluorine), and the like. The impurity concentration of the ion implantation layer 5a may be higher than the impurity concentration of the silicon substrate 1 or the epitaxial layer 2.
이상, 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명했지만 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지고 변경가능한 것은 물론이다.As mentioned above, although the invention made by this inventor was concretely demonstrated according to the Example, this invention is not limited to the said Example and can be variously changed in the range which does not deviate from the summary.
이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경으로 된 이용분야인 CMOS회로를 갖는 반도체 회로장치기술에 적용한 경우에 대해서 설명했지만 그것에 한정되는 것은 아니고, 예를 들면 CMOS회로와 바이폴라트랜지스터회로를 동일 반도체기판상에 마련한 바이폴라-CMOS회로를 갖는 반도체 집적회로장치 등에 적용할 수 있다. 본 발명은 적어도 에피택셜층에 MISFET를 형성하는 반도체 집적회로장치에 적용할 수 있다.In the above description, the invention made mainly by the present inventors has been described in the case where the invention is applied to the semiconductor circuit device technology having the CMOS circuit, which is the background of the application, but the present invention is not limited thereto. For example, the CMOS circuit and the bipolar transistor circuit are the same. The present invention can be applied to a semiconductor integrated circuit device having a bipolar-CMOS circuit provided on a semiconductor substrate. The present invention is applicable to semiconductor integrated circuit devices for forming MISFETs at least in epitaxial layers.
또, 상기 실시예 1, 4, 5, 6에서는 소자분리홈을 상기 실시예 2, 3에서 사용한 바와 같은 LOCOS법에 의해 형성한 필드산화막으로 치환해도 좋다. 필드산화막의 형성에는 1000℃ 이상의 고온스팀산화 등이 사용된다.In Examples 1, 4, 5, and 6, the element isolation grooves may be replaced with field oxide films formed by the LOCOS method as used in Examples 2 and 3. In forming the field oxide film, hot steam oxidation or the like of 1000 ° C. or more is used.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 다음과 같다.When the effect obtained by the typical thing of the invention disclosed in this application is demonstrated briefly, it is as follows.
본 발명에 의하면 에피택셜기판의 특성을 손상시키는 일 없이 에피택셜층의 막두께를 얇게 할 수 있으므로 반도체 집적회로장치의 제조비용을 저감시킬 수 있다.According to the present invention, the thickness of the epitaxial layer can be reduced without impairing the characteristics of the epitaxial substrate, thereby reducing the manufacturing cost of the semiconductor integrated circuit device.
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|---|---|---|---|---|
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| KR20030021124A (en) * | 2001-09-05 | 2003-03-12 | 미쓰비시덴키 가부시키가이샤 | Semiconductor device and manufacturing method thereof |
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| JP6127770B2 (en) * | 2013-06-24 | 2017-05-17 | 富士通セミコンダクター株式会社 | Manufacturing method of semiconductor device |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000076594A (en) * | 1999-02-02 | 2000-12-26 | 가네코 히사시 | Semiconductor device and fabrication process therefor |
| KR20030021124A (en) * | 2001-09-05 | 2003-03-12 | 미쓰비시덴키 가부시키가이샤 | Semiconductor device and manufacturing method thereof |
| KR101029395B1 (en) * | 2004-04-29 | 2011-04-15 | 엘지디스플레이 주식회사 | Array substrate for LCD and the fabrication method |
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