KR19980033022A - Manufacturing Method of Semiconductor Device - Google Patents
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Abstract
게이트 절연막이 p 형 실리콘 기판상에 형성된다. 제 1 다결정 실리콘막이 LP-CVD 법에 의해 상기 게이트 산화막상에 증착된다. 인이 상기 제 1 다결정 실리콘막내로 이온주입되어 상기 제 1 다결정 실리콘막을 도전성으로 만든다. 그 다음으로, 산소 기체를 함유하는 혼합 기체가 LP-CVD 장치 내부로 공급되어, 장치내에 산화 분위기를 형성하고 상기 제 1 다결정 실리콘막의 표면상에 확산방지막으로써 산화막을 형성한다. 그 이후, 제 2 다결정 실리콘막이 상기 제 1 다결정 실리콘막의 증착에서와 유사하게 상기 확산방지막상에 증착된다. 텅스텐 실리사이드막이 LP-CVD 법에 의해 상기 제 2 다결정 실리콘막상에 증착된다. 인이 상기 텅스텐 실리사이드막을 통과하여 상기 제 2 다결정 실리콘막내로 이온주입되어, 상기 제 2 다결정 실리콘막을 도전성으로 만든다.A gate insulating film is formed on the p-type silicon substrate. A first polycrystalline silicon film is deposited on the gate oxide film by the LP-CVD method. Phosphorus is ion implanted into the first polycrystalline silicon film to make the first polycrystalline silicon film conductive. Next, a mixed gas containing oxygen gas is supplied into the LP-CVD apparatus to form an oxidizing atmosphere in the apparatus and to form an oxide film as an anti-diffusion film on the surface of the first polycrystalline silicon film. Thereafter, a second polycrystalline silicon film is deposited on the diffusion barrier film similarly to the deposition of the first polycrystalline silicon film. A tungsten silicide film is deposited on the second polycrystalline silicon film by the LP-CVD method. Phosphorus is ion implanted through the tungsten silicide film into the second polycrystalline silicon film to make the second polycrystalline silicon film conductive.
Description
본 발명은 게이트 전극과 같은 배선 (wiring) 내에 혼합된 할로겐 원자의 확산이 억제되며 상기 확산에 의한 문턱전압의 변동이 억제될 수 있는 반도체 장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device in which diffusion of halogen atoms mixed in a wiring such as a gate electrode can be suppressed and fluctuation in threshold voltage due to the diffusion can be suppressed.
최근에, 반도체 장치의 고집적도 추세에 따라 배선의 폭은 줄어들고 배선의 길이는 길어지고 있다. 그 결과, 배선의 저항이 증가되고 있다. 특히, 이와 관련하여 게이트 전극의 배선 저항의 증가에 의한 트랜지스터 동작 속도의 저하라는 문제가 발생했다. 게이트 전극의 배선 저항을 줄이기 위하여, 높은 용융점 실리사이드막이 다결정 실리콘막상에 증착된 2 층 구조를 갖는 게이트 전극이 사용되어 왔다. 또한, 배선 저항을 감소시키기 위하여 디램 (DRAM) 의 비트 라인 (bit line) 도 상기 게이트 전극과 같은 2 층 배선 구조를 갖는다.In recent years, with the trend of higher integration of semiconductor devices, the width of wirings is reduced and the length of wirings is getting longer. As a result, the resistance of the wiring is increasing. In particular, there has been a problem in that the transistor operation speed decreases due to an increase in the wiring resistance of the gate electrode. In order to reduce the wiring resistance of the gate electrode, a gate electrode having a two-layer structure in which a high melting point silicide film is deposited on a polycrystalline silicon film has been used. In addition, in order to reduce the wiring resistance, the bit line of the DRAM has the same two-layer wiring structure as the gate electrode.
2 층 구조를 갖는 게이트 전극을 제조하는 방법은 다음과 같이 기술된다. 상기 방법은, 게이트 산화막상에 CVD 법으로 다결정 실리콘막을 형성하는 단계, 또는 게이트 산화막상에 비정질 실리콘막을 형성하고 그 다음에 대략 650 ℃ 에서 막을 어닐하여 상기 게이트 산화막상에 다결정 실리콘막을 형성하는 단계; 및 CVD 장치 내부에 원료 (raw material) 로써 실란 (SiH4) 기체 및 텅스텐 헥사플루오라이드 (WF6) 를 주입하여 열분해반응인 CVD 법에 의해 상기 다결정 실리콘막상에 텅스텐 실리사이드막을 형성하는 단계를 포함한다. 상기 방법에 의해 2 층 구조를 갖는 게이트 전극이 형성된다.The method for producing a gate electrode having a two-layer structure is described as follows. The method comprises the steps of forming a polycrystalline silicon film on the gate oxide film by CVD, or forming an amorphous silicon film on the gate oxide film and then annealing the film at approximately 650 ° C. to form a polycrystalline silicon film on the gate oxide film; And injecting a silane (SiH 4 ) gas and tungsten hexafluoride (WF 6 ) as raw materials into the CVD apparatus to form a tungsten silicide film on the polycrystalline silicon film by the CVD method, which is a pyrolysis reaction. . By the above method, a gate electrode having a two-layer structure is formed.
그러나, 상술된 방법에 의해 게이트 전극이 형성되는 경우, 대략 1016(원자/cm3) 의 높은 밀도로 플루오르 원자들이 텅스텐 실리사이드막 내부로 침입된다. 그 후에, 상기 게이트 전극이 열처리된다. 이러한 경우, 텅스텐 실리사이드막 내부로 침입된 플루오르 원자들은 확산하고 다수의 플루오르 원자들이 관통하여 게이트 산화막에 도달한다. 따라서, 상기 게이트 산화막 두께가 두꺼워지고 트랜지스터의 문턱값이 변화되고, 따라서 신뢰도가 저하되는 결점이 생긴다.However, when the gate electrode is formed by the above-described method, fluorine atoms intrude into the tungsten silicide film at a high density of approximately 10 16 (atoms / cm 3 ). Thereafter, the gate electrode is heat treated. In this case, the fluorine atoms penetrating into the tungsten silicide film diffuse and a plurality of fluorine atoms penetrate to reach the gate oxide film. Therefore, there is a drawback that the gate oxide film thickness becomes thick, the threshold value of the transistor changes, and thus the reliability decreases.
플루오르 원자들의 확산을 방지하기 위하여, 인으로 도프된 가설(假設) 실리콘막이 텅스텐 실리사이드막상에 형성되고 플루오르 원자들은 상기 가설 실리콘막 내부로 확산되게 하는 방법이 제안되었다(일본 특개평 6-267973 호 참조). 도 1a 내지 도 1d 는 일본 특개평 6-267973 호에 기술된 반도체 장치를 제조하는 종래의 방법의 공정 순서를 도시하는 단면도이다. 상기 공개 공보에 기술된 반도체 장치를 제조하는 방법은 다음과 같다. 도 1a 에 도시된 바와 같이, 먼저, 장치 격리용 실리콘 산화막 (52) 이 p 형 실리콘 기판 (51) 상에 형성된다. 게이트 산화막 (53) 이 상기 실리콘 산화막 (52) 으로 둘러싸인 영역에 대략 6 내지 20 nm 의 두께로 형성된다. 대략 100 nm 두께의 다결정 실리콘막 (54) 이 실란 기체를 사용하여 저압 화학기상증착법 (LP-CVD) 에 의해 상기 게이트 산화막 (53) 상에 형성된다. 대략 100 nm 두께의 텅스텐 실리사이드막 (57) 은 실란 기체 및 텅스텐 헥사플루오라이드 기체를 사용하여 LP-CVD 에 의해 상기 다결정 실리콘막 (54) 상에 형성된다. 상기 텅스텐 실리사이드막 (57) 을 통하여 그 아래의 상기 다결정 실리콘막 (54) 내에 대략 1014내지 1015(cm-2)의 도즈량 (dose) 으로 인이 이온주입되어 상기 다결정 실리콘막 (54) 을 도전성으로 만든다.In order to prevent diffusion of fluorine atoms, a method has been proposed in which a hypothesized silicon film doped with phosphorus is formed on a tungsten silicide film and fluorine atoms are diffused into the hypothesized silicon film (see Japanese Patent Laid-Open No. 6-267973). ). 1A to 1D are cross-sectional views showing the process sequence of the conventional method for manufacturing the semiconductor device described in Japanese Patent Laid-Open No. 6-267973. The method of manufacturing the semiconductor device described in the above publication is as follows. As shown in FIG. 1A, first, a silicon oxide film 52 for device isolation is formed on a p-type silicon substrate 51. The gate oxide film 53 is formed to a thickness of approximately 6 to 20 nm in the region surrounded by the silicon oxide film 52. An approximately 100 nm thick polycrystalline silicon film 54 is formed on the gate oxide film 53 by low pressure chemical vapor deposition (LP-CVD) using silane gas. An approximately 100 nm thick tungsten silicide film 57 is formed on the polycrystalline silicon film 54 by LP-CVD using silane gas and tungsten hexafluoride gas. Phosphorus ion is implanted into the polycrystalline silicon film 54 below the tungsten silicide film 57 at a dose of approximately 10 14 to 10 15 (cm −2 ) to form the polycrystalline silicon film 54. Make it conductive.
도 1b 에 도시된 바와 같이, 다결정 실리콘막 또는 가설 실리콘막 (55) 으로써의 비정질 실리콘막이 LP-CVD 법에 의해 텅스텐 실리사이드막 (57) 상에 형성된다. 가설 실리콘막 (55) 내부로 대략 1016내지 1017(cm-2)의 도즈량으로 인이 이온주입되며, 여기서 도즈량은 다결정 실리콘막 (54) 의 도즈량보다 2 자리수 더 크다.As shown in Fig. 1B, an amorphous silicon film as the polycrystalline silicon film or the temporary silicon film 55 is formed on the tungsten silicide film 57 by the LP-CVD method. Phosphorus ion is implanted into the temporary silicon film 55 at a dose of approximately 10 16 to 10 17 (cm −2 ), where the dose is two orders of magnitude greater than the dose of the polycrystalline silicon film 54.
그 다음으로, 20 내지 30 분동안 900 내지 1000 ℃ 온도의 질소 분위기 중에서 열처리되어 텅스텐 실리사이드막 (57) 내에 혼합된 플루오르 원자들을 가설 실리콘막 (55) 내부로 확산시킨다. 도 1c 에 도시된 바와 같이, 그 다음에, 가설 실리콘막 (55) 은 습식 에칭 또는 건식 에칭으로 선택적으로 제거된다.Next, heat treatment is performed in a nitrogen atmosphere at a temperature of 900 to 1000 ° C. for 20 to 30 minutes to diffuse the fluorine atoms mixed in the tungsten silicide film 57 into the temporary silicon film 55. As shown in Fig. 1C, the temporary silicon film 55 is then selectively removed by wet etching or dry etching.
도 1d 에 도시된 바와 같이, 다결정 실리콘막 (54) 및 텅스텐 실리사이드막 (57) 으로 구성된 2 층 구조 게이트 전극 (58) 은 통상적으로 사용되는 리소그래피 기술 및 건식 에칭 기술에 의해 형성된다. 게이트 전극 (58) 및 실리콘 산화막 (52) 을 마스크로써 사용하여 비소가 p 형 실리콘 기판 (51) 내로 이온 주입된다. 이온 주입된 기판 (51) 을 열처리하여 비소를 활성화시키고 소스/드레인 영역 (59) 을 형성한다. 그 이후, 도시되지 않은 층간 절연막 및 배선이 형성되고 n 채널 MOSFET 가 완성된다.As shown in Fig. 1D, the two-layer structure gate electrode 58 composed of the polycrystalline silicon film 54 and the tungsten silicide film 57 is formed by conventional lithography techniques and dry etching techniques. Arsenic is ion implanted into the p-type silicon substrate 51 using the gate electrode 58 and the silicon oxide film 52 as a mask. The ion implanted substrate 51 is heat treated to activate arsenic and form source / drain regions 59. After that, an interlayer insulating film and wiring not shown are formed and an n-channel MOSFET is completed.
반도체 장치를 제조하는 방법에 따라, 플루오르 원자들이 가설 실리콘막 (55) 내에서 확산된 후 상기 가설 실리콘막 (55) 이 제거되기 때문에, 게이트 산화막 (53) 내부로의 플루오르 원자들의 확산이 억제된다. 그러나, 이 방법에서조차, 플루오르 원자들이 게이트 산화막 (53) 내부로 확산되는 것을 방지하기에는 불충분하다. 장치가 보다 작아지고 상기 장치를 구성하는 트랜지스터들이 또한 256M DRAM 및 1G DRAM 에서처럼 소형화되는 경우에, 플루오르 확산 방지는 보다 엄밀하게 요구되고 상기 방법은 만족스럽지 못하다. 장치내의 소형화에서, 텅스텐 실리사이드막 (57) 의 일부를 에칭하지 않고 가설 실리콘막 (55) 을 제거하기는 매우 어렵다. 이러한 이유 때문에, 공정조건의 마진(margin)이 작아지는 문제점이 생긴다. 게다가, 가설 실리콘막을 형성하고 상기 막을 제거하는 단계가 부가적으로 요구되기 때문에, 공정 단계의 수가 증가한다.According to the method of manufacturing a semiconductor device, since the temporary silicon film 55 is removed after the fluorine atoms are diffused in the temporary silicon film 55, diffusion of fluorine atoms into the gate oxide film 53 is suppressed. . However, even in this method, it is insufficient to prevent the fluorine atoms from diffusing into the gate oxide film 53. When the device is smaller and the transistors constituting the device are also miniaturized as in 256M DRAM and 1G DRAM, fluorine diffusion prevention is more strictly required and the method is not satisfactory. In miniaturization in the apparatus, it is very difficult to remove the temporary silicon film 55 without etching part of the tungsten silicide film 57. For this reason, there arises a problem that the margin of the process conditions becomes small. In addition, since the step of forming a hypothetical silicon film and removing the film is additionally required, the number of process steps is increased.
플루오르 원자들의 확산을 방지하기 위하여, 실리콘 이산화막이 텅스텐 실리사이드막상에 형성되고 플루오르 원자들이 상기 실리콘 이산화막으로 확산되게 하는 방법이 제안되었다 (일본 특개평 4-336466 호 참조). 도 2a 내지 도 2c 는 일본 특개평 4-336466 호에 기술된 반도체 장치를 제조하는 종래 방법의 공정 순서를 도시하는 단면도이다. 상기 공개 공보에 기술된 반도체 장치를 제조하는 방법은 다음과 같다. 도 2a 에 도시된 바와 같이, 먼저, 게이트 산화막 (62) 이 열산화법에 의해 실리콘 반도체 기판 (61) 의 표면상에 형성된다. 다결정 실리콘막 (63) 이 CVD 법에 의해 상기 게이트 산화막 (62) 상에 형성된다. 텅스텐 실리사이드막 (64) 은 실란 기체 및 텅스텐 헥사플루오라이드 기체를 사용하여 CVD 법에 의해 다결정 실리콘막 (63) 상에 형성된다.In order to prevent diffusion of fluorine atoms, a method has been proposed in which a silicon dioxide film is formed on a tungsten silicide film and fluorine atoms are diffused into the silicon dioxide film (see Japanese Patent Laid-Open No. 4-336466). 2A to 2C are cross-sectional views showing the process sequence of the conventional method for manufacturing the semiconductor device described in Japanese Patent Laid-Open No. 4-336466. The method of manufacturing the semiconductor device described in the above publication is as follows. As shown in Fig. 2A, first, a gate oxide film 62 is formed on the surface of the silicon semiconductor substrate 61 by the thermal oxidation method. A polycrystalline silicon film 63 is formed on the gate oxide film 62 by the CVD method. The tungsten silicide film 64 is formed on the polycrystalline silicon film 63 by the CVD method using a silane gas and a tungsten hexafluoride gas.
도 2b 에 도시된 바와 같이, 다결정 실리콘막 (63) 및 텅스텐 실리사이드막 (64) 을 패턴하여 게이트 전극 (65) 이 게이트 산화막 (62) 상에 형성된다. 비소가 5 × 1015(cm-2) 정도의 도즈량으로 다결정 실리콘막 (63) 및 텅스텐 실리사이드막 (64) 내로 이온주입되고 그럼으로써 다결정 실리콘막 (63) 은 전도성이 된다. 이 경우, 텅스텐 실리사이드막 (64) 의 표면은 비정질 상태로 변한다.As shown in FIG. 2B, the gate electrode 65 is formed on the gate oxide film 62 by patterning the polycrystalline silicon film 63 and the tungsten silicide film 64. Arsenic is ion implanted into the polycrystalline silicon film 63 and the tungsten silicide film 64 at a dose of about 5 × 10 15 (cm −2 ), whereby the polycrystalline silicon film 63 becomes conductive. In this case, the surface of the tungsten silicide film 64 changes to an amorphous state.
도 2c 에 도시된 바와 같이, 게이트 전극 (65) 을 완전히 덮는 실리콘 이산화막 (66) 이 CVD 법으로 형성된다. 그 다음으로, 실리콘 질화막 (67) 및 보론 포스포러스 유리막 (68) 이 실리콘 이산화막 (66) 상에 순서대로 증착된다. 그 다음에, 30 분 동안 900 ℃ 의 수증기 분위기 중에서 상기 기판을 열처리한다. 수증기 분위기에서 열처리를 한 다음 30 분동안 900 ℃ 의 질소 분위기 중에서 열처리하여 텅스텐 실리사이드막 (64) 내에 혼합된 플루오르 원자들을 실리콘 이산화막 (66) 내부로 확산시킨다.As shown in Fig. 2C, a silicon dioxide film 66 completely covering the gate electrode 65 is formed by the CVD method. Then, the silicon nitride film 67 and the boron phosphor glass film 68 are deposited in order on the silicon dioxide film 66. Then, the substrate is heat treated in a steam atmosphere at 900 ° C. for 30 minutes. The heat treatment is performed in a steam atmosphere, followed by heat treatment in a nitrogen atmosphere at 900 ° C. for 30 minutes to diffuse the fluorine atoms mixed in the tungsten silicide film 64 into the silicon dioxide film 66.
반도체 장치를 제조하는 상기 방법에 따르면, 플루오르 원자들이 실리콘 이산화막 (66) 내부로 확산되었기 때문에, 플루오르 원자들이 게이트 산화막 (62) 내부로 확산되는 것이 억제된다. 그러나, 상기 방법에서조차, 플루오르 원자들이 확산되는 것을 방지하기에는 불충분하다.According to the above method of manufacturing a semiconductor device, since fluorine atoms have diffused into the silicon dioxide film 66, the diffusion of fluorine atoms into the gate oxide film 62 is suppressed. However, even in this method, it is insufficient to prevent the fluorine atoms from diffusing.
비정질 실리콘막, 비정질 텅스텐 실리사이드막 및 산화 실리콘이 연속적으로 순서에 따라 다결정 실리콘막상에 형성되고, 그래서 플루오르 원자들이 게이트 산화막으로부터 떨어진 영역내에 격리되는 방법이 제안되었다 (일본 특개평 6-104203 참조). 도 3a 내지 도 3d 는 일본 특개평 6-104203 호에 기술된 반도체 장치를 제조하는 종래 방법의 공정 순서를 도시하는 단면도이다.A method has been proposed in which an amorphous silicon film, an amorphous tungsten silicide film and a silicon oxide are successively formed on a polycrystalline silicon film in order, so that fluorine atoms are isolated in a region away from the gate oxide film (see Japanese Patent Laid-Open No. 6-104203). 3A to 3D are cross-sectional views showing the process sequence of the conventional method for manufacturing the semiconductor device described in Japanese Patent Laid-Open No. 6-104203.
상기 공개 공보에 기술된 상기 방법에서는, 먼저, 도 3a 에 도시된 바와 같이, 실리콘 산화막 (72) 이 열산화법에 의해 실리콘 기판 (71) 의 표면상에 형성된다. 그 다음으로, 대략 100 nm 두께의 다결정 실리콘막 (73) 이 CVD 법에 의해 실리콘 산화막 (72) 상에 형성된다.In the method described in the above publication, first, as shown in Fig. 3A, a silicon oxide film 72 is formed on the surface of the silicon substrate 71 by thermal oxidation. Next, a polycrystalline silicon film 73 of approximately 100 nm thickness is formed on the silicon oxide film 72 by the CVD method.
도 3b 에 도시된 바와 같이, 게르마늄과 같이 실리콘과 동일한 군에 속하는 원소의 이온이 주입되고 그럼으로써 다결정 실리콘막 (73) 의 표면에서 대략 50 nm 의 깊이까지의 부분이 비정질 상태로 변환되어 비정질 실리콘막 (74) 을 형성한다.As shown in FIG. 3B, ions of elements belonging to the same group as silicon, such as germanium, are implanted, thereby converting a portion of the surface of the polycrystalline silicon film 73 up to a depth of approximately 50 nm into an amorphous state so that the amorphous silicon A film 74 is formed.
도 3c 에 도시된 바와 같이, 비정질 텅스텐 실리사이드막 (75) 은 실란 기체 및 텅스텐 헥사플루오라이드 기체를 사용하여 열증착법에 의해 비정질 실리콘막 (74) 상에 형성된다.As shown in Fig. 3C, an amorphous tungsten silicide film 75 is formed on the amorphous silicon film 74 by thermal vapor deposition using silane gas and tungsten hexafluoride gas.
비정질 실리콘 산화막이 CVD 법에 의해 비정질 텅스텐 실리사이드막 (75) 상에 형성된다. 그 다음에, 기판이 30 분 동안 800 에서 900 ℃ 사이 온도의 질소 분위기중에서 열처리된다. 도 3d 에 도시된 바와 같이, 고체상 성장 (solid phase growth) 이 다결정 실리콘막 (73) 으로부터 비정질 실리콘막 (74) 으로 진행되어 다결정 실리콘막 (76) 을 형성한다. 상기 고체상 성장은 다결정 실리콘막 (76) 에서 비정질 텅스텐 실리사이드막 (75) 으로 계속 진행되어 다결정 텅스텐 실리사이드막 (77) 을 형성한다. 상기 고체상 성장이 다결정 실리콘 텅스텐 실리사이드막 (77) 에서 비정질 실리콘 산화막으로 보다 더 계속 진행하여 다결정 실리콘 산화막 (78) 을 형성한다. 이 경우, 비정질 텅스텐 실리사이드막 (75) 내에 혼합된 플루오르 원자들은 고체상 성장에 의해 고밀도로 다결정 실리콘 산화막 (78) 내부로 격리된다.An amorphous silicon oxide film is formed on the amorphous tungsten silicide film 75 by the CVD method. The substrate is then heat treated in a nitrogen atmosphere at a temperature between 800 and 900 ° C. for 30 minutes. As shown in FIG. 3D, solid phase growth proceeds from the polycrystalline silicon film 73 to the amorphous silicon film 74 to form the polycrystalline silicon film 76. The solid phase growth continues from the polycrystalline silicon film 76 to the amorphous tungsten silicide film 75 to form the polycrystalline tungsten silicide film 77. The solid phase growth continues further from the polycrystalline silicon tungsten silicide film 77 to the amorphous silicon oxide film to form the polycrystalline silicon oxide film 78. In this case, the fluorine atoms mixed in the amorphous tungsten silicide film 75 are segregated into the polycrystalline silicon oxide film 78 at a high density by solid phase growth.
반도체 장치를 제조하는 상기 방법에 따르면, 텅스텐 실리사이드막 (77) 내의 플루오르 원자들은 게이트 산화막 (72) 으로부터 떨어진 영역으로 격리된다. 그러나, 상기 방법은 비정질 실리콘 산화막을 형성하는 단계가 요구되고 그럼으로써 공정 단계의 수가 증가된다. 게다가, 상기 방법조차도, 플루오르 원자들의 확산을 방지하기에는 불충분하다.According to the above method of manufacturing a semiconductor device, the fluorine atoms in the tungsten silicide film 77 are isolated to the region away from the gate oxide film 72. However, the method requires forming an amorphous silicon oxide film, thereby increasing the number of process steps. In addition, even this method is insufficient to prevent diffusion of fluorine atoms.
텅스텐 실리사이드막을 형성할 때 실란 (SiH4) 대신에 디클로로실란 (SiH2Cl2) 기체가 사용되고 그럼으로써 플루오르 원자들의 수가 감소되는 방법도 사용된다. 실란 기체가 사용되는 경우와 비교하여, 텅스텐 실리사이드막내의 플루오르 원자들의 수가 줄어들 수 있지만, 그러한 감소로는 불충분하고, 그래서 디클로로실란 기체는 소형화된 구조를 갖는 장치에 적용될 수 없다.In forming a tungsten silicide film, a method of dichlorosilane (SiH 2 Cl 2 ) gas is used instead of silane (SiH 4 ), whereby the number of fluorine atoms is also used. Compared with the case where silane gas is used, the number of fluorine atoms in the tungsten silicide film may be reduced, but such a reduction is insufficient, so dichlorosilane gas cannot be applied to a device having a miniaturized structure.
소스/드레인 영역을 형성하기 위하여 이온 주입법에 의해 게이트 전극의 상부 표면으로 주입된 이온들이 확산되는 것을 방지할 수 있는 반도체 장치가 제안되었지만, 상기 반도체 장치는 텅스텐 실리사이드막내의 플루오르원자들이 게이트 산화막 내부로 확산됨으로써 발생되는 문턱값 변동을 억제하는 장치는 아니다(일본 특개평 4-246861 참조). 상기 공개 공보에 기술된 반도체 장치에서는, 산소가 혼합된 반절연(semi-insulating) 특성을 갖는 다결정 실리콘(SIPOS)막 을 포함하는, 게이트 전극이 게이트 산화막상에 형성된다. 상기 게이트 산화막 아래에 웰 (well) 이 형성된다. SIPOS 막의 확산계수가 다결정 실리콘막의 확산계수보다 작기 때문에, 이온이 게이트 전극의 상부 표면에 주입되는 경우, 게이트 전극의 상부 표면상에 주입된 이온은 게이트 산화막을 통과하여 상기 웰에 도달하는 것이 방지된다. 그 결과, 문턱값의 변동이 억제된다.A semiconductor device has been proposed that can prevent diffusion of ions implanted into the upper surface of the gate electrode by ion implantation to form a source / drain region, but the semiconductor device has a fluorine atom in the tungsten silicide film being introduced into the gate oxide film. It is not a device for suppressing the threshold variation caused by diffusion (see Japanese Patent Laid-Open No. 4-246861). In the semiconductor device described in the above publication, a gate electrode is formed on a gate oxide film, including a polycrystalline silicon (SIPOS) film having semi-insulating properties mixed with oxygen. Wells are formed under the gate oxide layer. Since the diffusion coefficient of the SIPOS film is smaller than the diffusion coefficient of the polycrystalline silicon film, when ions are implanted into the top surface of the gate electrode, ions implanted on the top surface of the gate electrode are prevented from reaching the well through the gate oxide film. . As a result, fluctuations in thresholds are suppressed.
상기 반도체 장치에 따르면, 반절연 특성을 갖는 게이트 전극이 사용되기 때문에, 웰로의 이온 확산이 억제된다. 그러나, 다결정 실리콘막으로 이루어진 게이트 전극과 비교하여, 상기 게이트 전극의 저항이 더 크고 그럼으로써 소형화된 구조를 갖는 장치에 적용될 수 없다. 게다가, 텅스텐 실리사이드막내의 플루오르 원자들이 게이트 산화막 내부로 확산되는 것을 방지하기에는 불충분하다.According to the semiconductor device, since a gate electrode having semi-insulating characteristics is used, ion diffusion into the well is suppressed. However, compared with the gate electrode made of a polycrystalline silicon film, the resistance of the gate electrode is larger and thereby cannot be applied to an apparatus having a miniaturized structure. In addition, it is insufficient to prevent the fluorine atoms in the tungsten silicide film from diffusing into the gate oxide film.
상술된 문제점들은 또한 염소 등과 같은 플루오르 이외의 할로겐 원자들이 사용되는 경우에도 발생한다. 게이트 전극으로부터 게이트 절연막으로 할로겐 원자의 확산이 기술되었지만, 상기 경우에 유사한 현상은 DRAM 에서 비트 라인의 소스/드레인 영역에 접속된 2 층 구조를 갖는 배선에서도 발생한다. 그 이유는, 장치의 소형화 추세에 따라, 배선과 게이트 산화막 사이의 갭이 줄어들었고 그럼으로써 배선내의 할로겐 원자들이 게이트 산화막으로 확산하기가 보다 용이해지기 때문이다.The problems described above also arise when halogen atoms other than fluorine such as chlorine are used. Although diffusion of halogen atoms from the gate electrode to the gate insulating film has been described, a similar phenomenon in this case also occurs in a wiring having a two-layer structure connected to the source / drain regions of the bit lines in the DRAM. The reason is that, with the trend toward miniaturization of the device, the gap between the wiring and the gate oxide film is reduced, thereby making it easier for halogen atoms in the wiring to diffuse into the gate oxide film.
따라서, 본 발명은 높은 신뢰도를 갖는 반도체 장치를 제조하는 방법으로서, 충분한 공정 마진이 보장되며 보다 적은 단계로 제조될 수 있고, 또한 낮은 저항을 갖는 배선을 구비하며 트랜지스터 문턱값의 변동이 방지될 수 있는 그러한 상기 장치를 제조하는 것을 그 목적으로 한다.Therefore, the present invention is a method of manufacturing a semiconductor device with high reliability, in which sufficient process margin is ensured and can be manufactured in fewer steps, and also with wiring having low resistance and variations in transistor thresholds can be prevented. It is for that purpose to manufacture such a device.
본 발명에 따른 반도체 장치를 제조하는 방법은, 반도체 기판상에 실리콘층을 형성하는 단계; 및 기상 성장법 (vapor phase growth method) 에 의해 금속 할로겐 화합물 기체를 함유하는 제 1 원료 기체를 사용하여, 상기 실리콘층상의 실리사이드막들 및 금속막들을 구성하는 군으로부터 선택된 것의 막을 형성하는 단계를 포함한다. 상기 실리콘층은 반도체 기판상의 제 1 실리콘막, 할로겐 원자들이 관통하는 것을 방지하는, 상기 제 1 실리콘막상의 전도성 확산방지막, 및 상기 확산방지막상의 제 2 실리콘막을 포함한다.A method of manufacturing a semiconductor device according to the present invention includes forming a silicon layer on a semiconductor substrate; And forming a film of one selected from the group consisting of the silicide films and the metal films on the silicon layer using a first source gas containing a metal halide compound gas by a vapor phase growth method. do. The silicon layer includes a first silicon film on a semiconductor substrate, a conductive diffusion barrier film on the first silicon film to prevent penetration of halogen atoms, and a second silicon film on the diffusion barrier film.
본 발명은 실리사이드막 또는 금속막과 반도체 기판 사이에 확산방지막을 갖는 실리콘층을 형성하는 것이다. 상기 확산방지막은 전도성일 뿐 아니라 할로겐 원자 등의 확산을 방지하는 효과를 갖는다. 그러므로, 실리사이드막 또는 금속막이 금속 할로겐 화합물을 원료로써 사용하여 형성되는 경우에도 양호한 신뢰도를 가지며 트랜지스터의 문턱값의 변동이 없는 반도체 장치가 제조될 수 있다. 배선의 저항을 줄이기 위하여 실리사이드막 및 실리콘층 또는 금속막 및 실리콘층 중 어느 하나로 이루어지는 구조를 배선이 가질지라도, 그러한 배선은 소형화된 구조를 갖는 장치에 적용될 수 있다. 게다가, 플루오르 원자들 같은 불순물 원자들을 고정하기 위한 막을 형성하고 그것을 제거하는 단계가 필요하지 않기 때문에, 종래의 방법과 비교하여 보다 적은 단계로 그리고 충분한 공정 마진으로 반도체 장치를 제조할 수 있다.The present invention is to form a silicon layer having a diffusion barrier film between the silicide film or the metal film and the semiconductor substrate. The diffusion barrier is not only conductive, but also has an effect of preventing diffusion of halogen atoms and the like. Therefore, even when the silicide film or the metal film is formed using a metal halide compound as a raw material, a semiconductor device having good reliability and no variation in the threshold value of the transistor can be manufactured. Even if the wiring has a structure made of one of a silicide film and a silicon layer or a metal film and a silicon layer in order to reduce the resistance of the wiring, such wiring can be applied to an apparatus having a miniaturized structure. In addition, since it is not necessary to form and remove a film for fixing impurity atoms such as fluorine atoms, the semiconductor device can be manufactured in less steps and with sufficient process margins as compared with the conventional method.
도 1a 내지 도 1d 는 일본 특개평 6-267973 호에 기술된 반도체 장치를 제조하는 종래 방법의 공정 순서를 도시하는 단면도.1A to 1D are sectional views showing the process sequence of the conventional method for manufacturing the semiconductor device described in Japanese Patent Laid-Open No. 6-267973.
도 2a 내지 도 2c 는 일본 특개평 4-336466 호에 기술된 반도체 장치를 제조하는 종래 방법의 공정 순서를 도시하는 단면도.2A to 2C are cross-sectional views showing the process sequence of the conventional method for manufacturing the semiconductor device described in Japanese Patent Laid-Open No. 4-336466.
도 3a 내지 도 3d 는 일본 특개평 6-104203 호에 기술된 반도체 장치를 제조하는 종래 방법의 공정 순서를 도시하는 단면도.3A to 3D are cross-sectional views showing the process sequence of the conventional method for manufacturing the semiconductor device described in Japanese Patent Laid-Open No. 6-104203.
도 4a 내지 도 4d 는 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 방법의 공정 순서를 도시하는 단면도.4A to 4D are cross-sectional views showing the processing procedures of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
도 5 는 산소 기체를 함유하는 혼합 기체가 사용되는 경우 기체의 유속을 도시하는 그래프.5 is a graph showing the flow rate of gas when a mixed gas containing oxygen gas is used.
도 6 은 열처리 시간과 다양한 게이트 전극들에서의 문턱값 (Vt) 변동 사이의 관계를 도시하는 그래프.FIG. 6 is a graph showing the relationship between heat treatment time and threshold (V t ) variation in various gate electrodes. FIG.
도 7 은 암모니아 기체를 함유하는 혼합 기체가 사용되는 경우 기체의 유속를 도시하는 그래프.7 is a graph showing the flow rate of gas when a mixed gas containing ammonia gas is used.
도 8a 내지 도 8e 는 본 발명의 제 2 실시예에 따른 반도체 장치를 제조하는 방법의 공정 순서를 도시하는 단면도.8A to 8E are cross-sectional views showing the processing procedures of the method for manufacturing the semiconductor device according to the second embodiment of the present invention.
도 9a 내지 도 9d 는 본 발명의 제 3 실시예에 따른 반도체 장치를 제조하는 방법의 공정의 순서를 도시하는 단면도.9A to 9D are cross-sectional views showing procedures of the method of manufacturing the semiconductor device according to the third embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
1 : p 형 실리콘 기판 2 : 실리콘 산화막1: p-type silicon substrate 2: silicon oxide film
3 : 게이트 산화막 4 : 제 1 다결정 실리콘막3: gate oxide film 4: first polycrystalline silicon film
5 : 확산방지막 6 : 제 2 다결정 실리콘막5: diffusion barrier film 6: second polycrystalline silicon film
7 : 텅스텐 실리사이드막 8 : 도전층7: tungsten silicide film 8: conductive layer
9 : 소스/드레인 영역9: source / drain area
이하, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다.도 4a 내지 도 4d 는 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 방법의 공정 순서를 도시하는 단면도이다. 도 5 는 산소 기체를 함유하는 혼합 기체가 사용되는 경우 기체의 유속를 도시하는 그래프로서, 가로축은 실란 기체를 공급하는 출발 시각으로부터 경과된 시간을 나타내고 세로축은 기체의 유속을 나타낸다. 도 5 에서는, 이온 주입 시간 간격이 생략되었고, 실선은 실란 기체의 유속을 나타내며 점선은 혼합 기체의 유속을 나타낸다. 도 4a 에 도시된 바와 같이, 상기 실시예에서, 먼저 장치 격리용 실리콘 산화막 (2) 이 p 형 실리콘 기판 (1) 의 표면상에 형성된다. 게이트 산화막 (3) 이 대략 6 내지 20 nm 범위의 두께로 실리콘 산화막 (2) 으로 둘러싸인 영역내에 형성된다. 대략 50 nm 두께를 갖는 제 1 다결정 실리콘막 (4) 이 저압 화학기상증착 (LP-CVD) 법에 의해 600 내지 700 ℃ 범위의 p 형 기판의 온도에서 게이트 산화막 (3) 상에 증착된다. 이러한 경우에, 도 5 에 도시된 바와 같이, 실란 기체가 대략 10 분 동안 대략 1000 (sccm) 의 유속으로 LP-CVD 장치 내부로 주입된다. 10 분이 경과한 후, 실란 기체의 주입이 완료되고 인이 제 1 다결정 실리콘막 (4) 내부로 대략 1014내지 1015(cm-2) 범위의 도즈량으로 이온주입되어 제 1 다결정 실리콘막 (4) 을 전도성으로 만든다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. FIGS. 4A to 4D are cross-sectional views illustrating a process sequence of a method of manufacturing a semiconductor device according to a first embodiment of the present invention. FIG. 5 is a graph showing the flow rate of a gas when a mixed gas containing oxygen gas is used, wherein the horizontal axis represents time elapsed from the start time of supplying the silane gas and the vertical axis represents the gas flow rate. In FIG. 5, the ion implantation time interval is omitted, the solid line represents the flow rate of the silane gas and the dotted line represents the flow rate of the mixed gas. As shown in Fig. 4A, in the above embodiment, a silicon oxide film 2 for device isolation is first formed on the surface of the p-type silicon substrate 1. The gate oxide film 3 is formed in a region surrounded by the silicon oxide film 2 to a thickness in the range of approximately 6 to 20 nm. A first polycrystalline silicon film 4 having a thickness of approximately 50 nm is deposited on the gate oxide film 3 at a temperature of a p-type substrate in the range of 600 to 700 ° C by low pressure chemical vapor deposition (LP-CVD). In this case, as shown in FIG. 5, silane gas is injected into the LP-CVD apparatus at a flow rate of approximately 1000 (sccm) for approximately 10 minutes. After 10 minutes have elapsed, injection of the silane gas is completed and phosphorus is ion implanted into the first polycrystalline silicon film 4 at a dose amount in the range of approximately 10 14 to 10 15 (cm -2 ) to form the first polycrystalline silicon film ( 4) make it conductive.
LP-CVD 장치의 내부는 시간 (T1) 이 지나면 정화된다. 그리고 O2기체로 1 % 의 부피량 및 He 또는 Ar 기체와 같은 불활성 기체로 나머지를 구성하는 혼합 기체가 1 내지 10 분의 시간 동안 대략 600 (sccm) 의 유속으로 LP-CVD 내부로 주입되어 LP-CVD 장치의 내부를 산화 분위기 (oxidative atmosphere) 로 변화시킨다. 상기 산화 분위기에서, 제 1 다결정 실리콘막 (4) 의 표면이 산화되고, 도 4b 에 도시된 바와 같이, 확산방지막 (5) 으로써 산화된 실리콘막이 대략 0.1 내지 2 nm 의 수 배의 범위의 두께로 형성된다.The interior of the LP-CVD apparatus is purged after time T 1 . And a volume of 1% with O 2 gas and a mixed gas constituting the remainder with an inert gas such as He or Ar gas was injected into LP-CVD at a flow rate of approximately 600 (sccm) for a time of 1 to 10 minutes. Change the interior of the CVD apparatus to an oxidative atmosphere. In the oxidizing atmosphere, the surface of the first polycrystalline silicon film 4 is oxidized, and as shown in FIG. 4B, the silicon film oxidized as the diffusion barrier film 5 has a thickness in the range of approximately 0.1 to 2 nm. Is formed.
확산방지막 (5) 이 형성된 후, 혼합 기체의 주입이 완료된다. 다음 시간 (T2) 가 지나면, LP-CVD 장치의 내부는 충분히 정화된다. 그 후, 제 1 다결정 실리콘막 (4) 이 증착된 경우와 유사한 방법으로, 대략 50 내지 100 nm 범위의 두께를 갖는 제 2 다결정 실리콘막 (6) 이 확산방지막 (5) 상에 증착된다. 따라서 확산방지막을 구비하는 실리콘층은 제 1 다결정 실리콘막 (4), 확산방지막 (5), 및 제 2 다결정 실리콘막 (6) 으로 구성된다.After the diffusion barrier 5 is formed, the injection of the mixed gas is completed. After the next time T 2 , the interior of the LP-CVD apparatus is sufficiently purged. Then, in a similar manner to when the first polycrystalline silicon film 4 is deposited, a second polycrystalline silicon film 6 having a thickness in the range of approximately 50 to 100 nm is deposited on the diffusion barrier film 5. Therefore, the silicon layer including the diffusion barrier film is composed of the first polycrystalline silicon film 4, the diffusion barrier film 5, and the second polycrystalline silicon film 6.
대략 100 내지 200 nm 두께를 갖는 텅스텐 실리사이드막 (7) 이 디클로로실란 (SiH2Cl2) 기체 및 텅스텐 헥사플루오라이드 (WF6) 를 사용하여 LP-CVD 법에 의해 제 2 다결정 실리콘막 (6) 상에 증착된다. 인이 대략 1014내지 1015(cm-2) 의 도즈량으로 제 2 다결정 실리콘막내에 이온주입되어 제 2 다결정 실리콘막 (6) 을 도전성으로 만든다. 이온주입 공정에서는, 인 이온이 확산방지막 (5) 과 충돌하여 확산방지막 (5) 에 손상을 주지 않도록 가속 전압이 조정되어야 한다.The tungsten silicide film 7 having a thickness of approximately 100 to 200 nm was obtained by the LP-CVD method using a dichlorosilane (SiH 2 Cl 2 ) gas and tungsten hexafluoride (WF 6 ). Is deposited on. Phosphorus is ion implanted into the second polycrystalline silicon film at a dose of approximately 10 14 to 10 15 (cm −2 ) to make the second polycrystalline silicon film 6 conductive. In the ion implantation process, the acceleration voltage must be adjusted so that phosphorus ions collide with the diffusion barrier film 5 and do not damage the diffusion barrier film 5.
그 후, 도 4d 에 도시된 바와 같이, 통상적인 리소그래피 기술 및 건식 에칭 기술에 의해 텅스텐 실리사이드막 (7), 제 2 다결정 실리콘막 (6), 확산방지막 (5) 및 제 1 다결정 실리콘막 (8) 이 패턴되어 게이트 전극용 도전층 (8) 을 형성한다. 그 다음으로, 상기 도전층 (8) 및 실리콘 산화막 (2) 을 마스크로 사용하여 비소가 p 형 기판 (1) 의 표면으로 이온주입되고, 이어서 비소 이온들이 활성화되도록 열처리되고 p 형 기판 (1) 의 표면에 소스/드레인 영역 (9) 을 형성한다.Then, as shown in FIG. 4D, the tungsten silicide film 7, the second polycrystalline silicon film 6, the diffusion barrier film 5, and the first polycrystalline silicon film 8 by conventional lithography techniques and dry etching techniques. ) Is patterned to form the conductive layer 8 for the gate electrode. Then, using the conductive layer 8 and the silicon oxide film 2 as a mask, arsenic is ion implanted onto the surface of the p-type substrate 1, and then heat-treated so that the arsenic ions are activated and the p-type substrate 1 The source / drain region 9 is formed on the surface of the.
그 이후, 층간절연막, 상부막 배선 등 (도시되지 않음) 이 형성되어 트랜지스터를 완성한다.After that, an interlayer insulating film, upper film wiring, and the like (not shown) are formed to complete the transistor.
상기 실시예에서는, 확산방지막 (5) 이 제 1 다결정 실리콘막 (4) 과 제 2 다결정 실리콘막 (6) 사이에 형성된다. 상기 확산방지막 (5) 은, 제 1 다결정 실리콘막 (4) 이 산화 분위기에 노출되어 상기 제 1 다결정 실리콘막 (4) 의 표면 근방의 여러 원자층내의 실리콘 원자들이 산소 원자들과 결합하여 형성된다. 그러므로, 확산방지막 (5) 은 전체적으로 Si-O 결합들만으로 이루어진 것은 아니고 Si-Si 결합들도 존재한다. 상기 확산방지막 (5) 은 화학량론적으로 완전한 산화막으로 만들어지지 않고 그 내부에 다수의 결함 (defect) 을 가지며, 그래서 상기 막 (5) 은 절연 특성이 낮다. 게다가, 상기 막 (5) 은 산화도도 낮고 터널 전류 (tunnel current) 가 흐를 수 있을만큼 두께도 얇다. 상기 설명에서 알 수 있듯이, 전류는 확산방지막 (5) 의 두께 방향으로 흐르고, 상기 산화방지막 (5) 의 저항은, 확산방지막이 없는 다결정 실리콘막과 비교하여, 약간 높다. 그러나, 상기 저항은 인 이온들을 다결정 실리콘막 (4 및 6) 내부로 도입함으로써 충분히 조정될 수 있다.In the above embodiment, the diffusion barrier film 5 is formed between the first polycrystalline silicon film 4 and the second polycrystalline silicon film 6. The diffusion barrier film 5 is formed by exposing a first polycrystalline silicon film 4 to an oxidizing atmosphere so that silicon atoms in various atomic layers near the surface of the first polycrystalline silicon film 4 are bonded to oxygen atoms. . Therefore, the diffusion barrier film 5 is not entirely made up of Si-O bonds, but Si-Si bonds are also present. The diffusion barrier 5 is not made of a stoichiometrically perfect oxide film but has a large number of defects therein, so that the film 5 has low insulating properties. In addition, the film 5 has a low degree of oxidation and is thin enough that a tunnel current can flow. As can be seen from the above description, the current flows in the thickness direction of the diffusion barrier film 5, and the resistance of the antioxidant film 5 is slightly higher than that of the polycrystalline silicon film without the diffusion barrier film. However, the resistance can be sufficiently adjusted by introducing phosphorus ions into the polycrystalline silicon films 4 and 6.
상기 확산방지막 (5) 은 전기 절연 특성이 낮고 화학량론적으로 완전하지 않지만, 상기 막 (5) 은 산화막이고 여전히 할로겐과 같은 불순물 원자들에 대해 확산 장벽(barrier) 으로 작용하는 성질을 갖는다. 상기 확산방지막 (5) 은 제 1 다결정 실리콘막 (4) 과 제 2 다결정 실리콘막 (6) 사이에 형성되기 때문에, 상기 다결정 실리콘막 (4 및 6) 내의 그레인 (grain) 들은 상기 확산방지막 (5) 에 의해 서로간에 분리되고, 그렇기 때문에, 그레인 경계 확산(grain boundary diffusion) 에 대해 장벽 효과를 나타낸다.The diffusion barrier 5 has low electrical insulating properties and is not stoichiometrically complete, but the membrane 5 is an oxide film and still has a property of acting as a diffusion barrier for impurity atoms such as halogen. Since the diffusion barrier film 5 is formed between the first polycrystalline silicon film 4 and the second polycrystalline silicon film 6, grains in the polycrystalline silicon films 4 and 6 are formed in the diffusion barrier film 5 Are separated from each other, and thus exhibit a barrier effect on grain boundary diffusion.
상술된 바와 같이, 상기 확산방지막 (5) 은 도전성일 뿐 아니라 할로겐 원자들 등의 확산을 방지하는 효과도 갖는다. 도 6 은 열처리 시간과 다양한 게이트 전극들에서 문턱값 (Vt) 의 변동 사이의 관계를 도시하는 그래프로서, 가로축은 열처리 시간을 나타내고 세로축은 문턱값 (Vt) 의 변동을 나타낸다. 열처리 온도는 800 ℃ 이다. 도 6 에서, A 는 제 1 실시예로 제조된 반도체 장치를 나타내고, B 는 일본 특개평 6-267973 호에 기술된 방법으로 제조된 반도체 장치를 나타내고, C 는 단지 다결정 실리콘막 및 텅스텐 실리사이드막으로 구성된 2 층 구조의 반도체 장치를 나타낸다. 도 6 에 도시된 바와 같이, A 로 나타낸 실시예에서는, 장시간의 열처리 내내 문턱값 (Vt) 의 변동이 없고, 따라서 장치는 높은 신뢰도를 갖는다. 다른 한편으로, B 및 C 로 나타낸 종래의 실시예에서는, 열처리 시간이 보다 길기 때문에, 문턱값 변동이 보다 크다. 특히, C 로 나타낸 종래 장치의 경우에, 문턱값 (Vt) 의 변동은 무척 크다.As described above, the diffusion barrier 5 is not only conductive, but also has an effect of preventing diffusion of halogen atoms and the like. FIG. 6 is a graph showing the relationship between the heat treatment time and the variation of the threshold value V t at various gate electrodes, with the horizontal axis representing the heat treatment time and the vertical axis representing the variation of the threshold value V t . The heat treatment temperature is 800 ° C. In Fig. 6, A represents a semiconductor device manufactured in the first embodiment, B represents a semiconductor device manufactured by the method described in Japanese Patent Laid-Open No. 6-267973, and C represents only a polycrystalline silicon film and a tungsten silicide film. The semiconductor device of the structure which consists of two layers is shown. As shown in Fig. 6, in the embodiment denoted by A, there is no variation in the threshold value V t over a long period of heat treatment, and thus the apparatus has high reliability. On the other hand, in the conventional embodiments represented by B and C, since the heat treatment time is longer, the threshold value variation is larger. In particular, in the case of the conventional apparatus indicated by C, the variation of the threshold value V t is very large.
본 실시예에서는, 텅스텐 실리사이드막 (7) 상에 플루오르 원자들을 고정하기 위한 막을 형성할 필요가 없기 때문에, 반도체 장치는 보다 적은 단계로 제조될 수 있고 공정 마진도 또한 충분히 보장될 수 있다.In the present embodiment, since it is not necessary to form a film for fixing fluorine atoms on the tungsten silicide film 7, the semiconductor device can be manufactured in fewer steps and the process margin can also be sufficiently ensured.
NH3기체로 1 % 의 부피량 및 He 또는 Ar 기체와 같은 불활성 기체로 나머지를 구성하는 혼합 기체가 확산방지막을 형성하는 데 사용될 수 있다. 도 7 은 암모니아 기체를 함유하는 혼합 기체가 사용되는 경우 기체의 유속를 도시하는 그래프로서, 가로축은 실란 기체를 주입한 시각부터의 경과 시간을 나타내고 세로축은 기체의 유속을 나타낸다. 도 7 에서, 이온주입 동안의 경과 시간은 생략되었고, 실선은 실란 기체의 유속을 나타내고 점선은 혼합 기체의 유속을 나타낸다. NH3기체를 함유하는 혼합 기체가 사용되기 전에, 도 7 에 도시된 바와 같이, 실란 기체의 주입이 완료된 후 시간 (T1a) 가 지나면 LP-CVD 장치의 내부는 충분히 정화된다. 정화 후, 혼합 기체가 1 내지 10 분 동안 대략 400 (sccm) 의 유속으로 LP-CVD 장치 내부로 주입되어 상기 장치 내부의 분위기를 질화 분위기로 바꾼다. 상기 질화 분위기에서, 제 1 다결정 실리콘막 (4) 의 표면이 질화되어 확산방지막으로써 대략 0.1 내지 2 nm 의 수 배의 범위를 갖는 두께의 실리콘 질화막을 형성한다. 그 다음으로, 상기 장치의 내부는 시간 (T2a) 동안 다시 충분히 정화된다. 정화 후, 제 2 다결정 실리콘막이 상기 확산방지막상에 증착된다. 따라서, 형성된 확산방지막은 전도성 뿐만 아니라 할로겐 원자들 등의 확산을 방지하는 효과도 갖는다.A volume of 1% with NH 3 gas and a mixed gas constituting the remainder with an inert gas such as He or Ar gas may be used to form the diffusion barrier. Fig. 7 is a graph showing the flow rate of gas when a mixed gas containing ammonia gas is used, the horizontal axis showing the elapsed time from the time when the silane gas is injected, and the vertical axis showing the gas flow rate. In Fig. 7, the elapsed time during ion implantation is omitted, the solid line represents the flow rate of the silane gas and the dotted line represents the flow rate of the mixed gas. Before the mixed gas containing the NH 3 gas is used, as shown in FIG. 7, the interior of the LP-CVD apparatus is sufficiently purged after a time T 1a after the injection of the silane gas is completed. After purification, the mixed gas is injected into the LP-CVD apparatus at a flow rate of approximately 400 (sccm) for 1 to 10 minutes to change the atmosphere inside the apparatus into a nitriding atmosphere. In the above nitriding atmosphere, the surface of the first polycrystalline silicon film 4 is nitrided to form a silicon nitride film having a thickness of several times of approximately 0.1 to 2 nm as a diffusion barrier film. Then, the inside of the device is sufficiently cleansed again for time T 2a . After purification, a second polycrystalline silicon film is deposited on the diffusion barrier film. Therefore, the formed diffusion barrier film has an effect of preventing diffusion of halogen atoms as well as conductivity.
다결정 실리콘막 (4 및 6) 이 형성되는 경우 인 이온들을 다결정 실리콘막 내부로 직접 도입하기 위하여 PH4기체가 실란(SiH4) 기체에 첨가될 수 있다. 이러한 경우, 다결정 실리콘막이 형성된 후 인의 이온주입이 필요없다. 게다가, 다결정 실리콘막 (4 및 6) 의 형성이 완료된 후, 인의 이온주입없이 포스포러스 옥시트리클로라이드 (POCl3) 를 이용하는 인 이온들의 확산에 의해 인 이온들이 상기 막들 내부로 주입될 수도 있다. 상기 다결정 실리콘막 (4 및 6) 은 인 이온이 주입된 비정질 실리콘막들로 대체될 수 있고 상기 비정질 실리콘막들은 층간절연막을 형성하기 위한 나중의 열처리에서 다결정 실리콘막들로 변환된다. 이러한 경우에, 상기 열처리에서 형성된 그레인들은 다결정 실리콘막이 직접 형성되고 그레인 경계 확산이 방지되는 경우와 유사하게 서로간에 분리된다.When the polycrystalline silicon films 4 and 6 are formed, PH 4 gas may be added to the silane (SiH 4 ) gas to directly introduce phosphorus ions into the polycrystalline silicon film. In this case, phosphorus ion implantation is not necessary after the polycrystalline silicon film is formed. In addition, after the formation of the polycrystalline silicon films 4 and 6 is completed, phosphorus ions may be implanted into the films by diffusion of phosphorus ions using phosphorus oxytrichloride (POCl 3 ) without phosphorus ion implantation. The polycrystalline silicon films 4 and 6 can be replaced with amorphous silicon films implanted with phosphorus ions and the amorphous silicon films are converted into polycrystalline silicon films in a later heat treatment to form an interlayer insulating film. In this case, the grains formed in the heat treatment are separated from each other similarly to the case where a polycrystalline silicon film is directly formed and grain boundary diffusion is prevented.
본 발명의 제 2 실시예를 설명한다. 도 8a 내지 도 8e 는 본 발명의 제 2 실시예에 따른 반도체 장치를 제조하는 방법의 공정 순서를 도시하는 단면도이다. 상기 실시예에서는, 먼저, 도 8a 에 도시된 바와 같이, 장치 격리용 실리콘 산화막 (12) 이 p 형 실리콘 기판 (11) 의 표면상에 형성된다. 게이트 산화막 (13) 은 실리콘 산화막 (12) 으로 둘러싸인 영역내에 형성된다. 게이트 전극 (18) 은 상기 게이트 산화막 (13) 상에 형성된다. 게이트 전극 (18) 의 구조는 하나의 특별한 구조로 제한되지 않으며, 제 1 실시예의 도전층 (8) 과 유사할 수 있다. 게이트 전극 (18) 및 실리콘 산화막 (12) 을 마스크로써 사용하여 이온주입이 낮은 밀도로 p 형 반도체 기판 (11) 의 표면에서 수행된다. 스페이서 (21) 가 게이트 전극 (18) 의 한쪽면에 형성된다. 게이트 전극 (18), 실리콘 산화막 (12), 및 스페이서 (21) 를 마스크로써 사용하여 이온주입이 높은 밀도로 p 형 반도체 기판 (11) 의 표면에서 수행되어 상기 p 형 반도체 기판 (11) 의 표면에 소스/드레인 영역 (19) 을 형성한다. 스페이서 (21) 아래의 소스/드레인 영역 (19) 의 일부분은 밀도가 낮은 영역이다. 다음 단계에서, 층간절연막 (20) 이 표면 전체에 걸쳐 형성된다. 포토리소그래피 기술과 건식 에칭 기술을 사용하여 소스/드레인 영역 (19) 의 바로 위쪽에 접촉공(contact hole) (22) 이 형성된다.A second embodiment of the present invention will be described. 8A to 8E are cross-sectional views showing the process sequence of the method for manufacturing a semiconductor device according to the second embodiment of the present invention. In the above embodiment, first, as shown in FIG. 8A, a silicon oxide film 12 for device isolation is formed on the surface of the p-type silicon substrate 11. The gate oxide film 13 is formed in a region surrounded by the silicon oxide film 12. A gate electrode 18 is formed on the gate oxide film 13. The structure of the gate electrode 18 is not limited to one particular structure, and may be similar to the conductive layer 8 of the first embodiment. Using the gate electrode 18 and the silicon oxide film 12 as a mask, ion implantation is performed on the surface of the p-type semiconductor substrate 11 at a low density. The spacer 21 is formed on one side of the gate electrode 18. By using the gate electrode 18, the silicon oxide film 12, and the spacer 21 as a mask, ion implantation is performed on the surface of the p-type semiconductor substrate 11 at a high density, so that the surface of the p-type semiconductor substrate 11 Source / drain regions 19 are formed in the trenches. A portion of the source / drain region 19 under the spacer 21 is a low density region. In the next step, an interlayer insulating film 20 is formed over the entire surface. Contact holes 22 are formed just above the source / drain regions 19 using photolithography and dry etching techniques.
도 8b 에 도시된 바와 같이, 인 이온들이 주입된 제 1 비정질 실리콘막 (14) 은 LP-CVD 법에 의해 500 내지 550 ℃ 사이의 p 형 실리콘 기판 (11) 온도에서 상기 기판 (11) 전체에 걸쳐 50 내지 100 nm 범위의 두께로 증착된다. 그 이후, 상기 웨이퍼는 LP-CVD 장치 내부로 다시 삽입된다.As shown in Fig. 8B, the first amorphous silicon film 14 into which phosphorus ions have been implanted is formed over the entire substrate 11 at a p-type silicon substrate 11 temperature between 500 and 550 DEG C by LP-CVD. Deposited at a thickness ranging from 50 to 100 nm. Thereafter, the wafer is inserted back into the LP-CVD apparatus.
제 1 비정질 실리콘막 (14) 이 증착된 후, 상기 웨이퍼는 실내 온도 가까이 냉각되고 이어서 LP-CVD 장치로부터 꺼내진다. 도 8c 에 도시된 바와 같이, 제 1 비정질 실리콘막 (14) 이 공기 분위기에 노출되고 자연 산화막이 확산방지막 (15) 으로써 상기 제 1 비정질 실리콘막 (14) 의 표면상에 형성된다. 상기 웨이퍼가 다시 LP-CVD 장치 내부로 삽입된다. 인 이온들이 주입된 제 2 비정질 실리콘막 (16) 이 LP-CVD 법에 의해 확산방지막 (15) 상에 대략 50 내지 100 nm 범위의 두께로 증착된다. 확산방지막을 함유하는 실리콘층이 제 1 비정질 실리콘막 (14), 확산방지막 (15), 및 제 2 비정질 실리콘막 (16) 으로 만들어진다. 필요에 따라, 산화방지막 및 인 이온 주입된 비정질 실리콘막이 반복하여 형성될 수도 있다.After the first amorphous silicon film 14 is deposited, the wafer is cooled to near room temperature and then taken out of the LP-CVD apparatus. As shown in Fig. 8C, the first amorphous silicon film 14 is exposed to an air atmosphere and a natural oxide film is formed on the surface of the first amorphous silicon film 14 as the diffusion barrier film 15. As shown in Figs. The wafer is inserted back into the LP-CVD apparatus. A second amorphous silicon film 16 into which phosphorus ions have been implanted is deposited on the diffusion barrier film 15 to a thickness in the range of approximately 50 to 100 nm by the LP-CVD method. The silicon layer containing the diffusion barrier film is made of the first amorphous silicon film 14, the diffusion barrier film 15, and the second amorphous silicon film 16. If necessary, an antioxidant film and a phosphorus ion implanted amorphous silicon film may be formed repeatedly.
도 8d 에 도시된 바와 같이, 텅스텐 실리사이드막 (17) 은 디클로로실란 (SiH2Cl2) 기체 및 텅스텐 헥사플루오라이드 (WF6) 기체를 사용하는 LP-CVD 법에 의해 제 2 비정질 실리콘막 (16) 상에 대략 100 내지 200 nm 범위의 두께로 증착된다. 그 다음으로, 인이 대략 1014내지 1015(cm-2) 범위의 도즈량으로 제 2 비정질 실리콘막 (16) 내에 이온주입되어 상기 비정질 실리콘막 (16) 의 저항을 감소시킨다. 상기 이온주입 공정에서는, 인 이온들이 확산방지막 (15) 과 충돌하여 상기 확산방지막 (15) 에 손상을 주지 않도록 가속 전압이 조정되고 제어되어야 한다.As shown in FIG. 8D, the tungsten silicide film 17 is the second amorphous silicon film 16 by LP-CVD using a dichlorosilane (SiH 2 Cl 2 ) gas and a tungsten hexafluoride (WF6) gas. Is deposited to a thickness in the range of approximately 100 to 200 nm. Subsequently, phosphorus is ion implanted into the second amorphous silicon film 16 at a dose amount in the range of approximately 10 14 to 10 15 (cm −2 ) to reduce the resistance of the amorphous silicon film 16. In the ion implantation process, the acceleration voltage must be adjusted and controlled so that phosphorus ions collide with the diffusion barrier 15 and do not damage the diffusion barrier 15.
그 이후, 도 8e 에 도시된 바와 같이, 통상적으로 사용되는 포토리소그래피 기술 및 건식 에칭 기술에 의해 텅스텐 실리사이드막 (17), 제 2 비정질 실리콘막 (16), 확산방지막 (15) 및 제 1 비정질 실리콘막 (14) 상에 패턴이 수행되어 상부막 배선으로써 도전층 (28) 을 형성한다.Subsequently, as shown in FIG. 8E, the tungsten silicide film 17, the second amorphous silicon film 16, the diffusion barrier film 15 and the first amorphous silicon by conventional photolithography techniques and dry etching techniques are used. A pattern is performed on the film 14 to form the conductive layer 28 as the upper film wiring.
상기 도전층 (28) 상에, 도시되지 않은, 층간절연막, 배선 등을 형성하면 장치가 완성된다. 상기 비정질 실리콘막 (14 및 16) 은 층간절연막 등을 형성하기 위한 열처리에서 다결정 실리콘막으로 변환된다.If an interlayer insulating film, wiring or the like, not shown, is formed on the conductive layer 28, the device is completed. The amorphous silicon films 14 and 16 are converted into polycrystalline silicon films in a heat treatment for forming an interlayer insulating film or the like.
본 실시예에서는, 확산방지막 (15) 이 텅스텐 실리사이드막 (17) 및 게이트 산화막 (13) 사이에 형성되기 때문에, 상기 텅스텐 실리사이드막 (17) 내에 혼합된 플루오르 원자들이 상기 게이트 산화막 (13) 내부로 확산되는 것을 방지할 수 있다. 그러므로, 트랜지스터 문턱값의 변동을 회피할 수 있다. 비정질 실리콘막 (14 및 16) 을 열처리하여 다결정 실리콘막들이 형성되기 때문에, 다결정 실리콘막이 직접 형성되는 경우와 비교하면, 그레인 크기가 보다 크다. 그레인 크기가 크면 저항은 보다 작아질 수 있다. 게다가, 비정질 실리콘막은 또한 보다 얇은 두께로 형성될 수 있는 효과도 있다.In this embodiment, since the diffusion barrier 15 is formed between the tungsten silicide film 17 and the gate oxide film 13, fluorine atoms mixed in the tungsten silicide film 17 enter into the gate oxide film 13. The spread can be prevented. Therefore, variations in transistor thresholds can be avoided. Since the polycrystalline silicon films are formed by heat-treating the amorphous silicon films 14 and 16, the grain size is larger than in the case where the polycrystalline silicon film is directly formed. The larger the grain size, the smaller the resistance can be. In addition, the amorphous silicon film also has an effect that can be formed to a thinner thickness.
제 1 및 제 2 실시예에서는, 텅스텐 실리사이드막이 LP-CVD 법으로 형성되지만, 텅스텐막이 대신 형성될 수도 있다. 텅스텐막을 형성하는 방법으로써, 텅스텐 헥사플루오라이드 기체 및 실란 기체의 혼합물 또는 텅스텐 헥사플루오라이드 기체 및 수소 기체의 혼합물을 사용하는 LP-CVD 법이 있다. 이 경우, 텅스텐막을 텅스텐 실리사이드막으로 변환하는 것이 적극적으로 요구되지는 않는다. 텅스텐막의 적용범위 (coverage) 가 텅스텐 실리사이드막의 것보다 좋기 때문에 전자 (the former) 가 보다 세밀한 접촉공에 보다 적절하게 적용된다. 텅스텐 실리사이드막의 형성에 있어서, 상기 막은 일본 특개평 6-267973 호에 기술된 방법과 유사한 방식으로 LP-CVD 법으로 실란 기체 및 텅스텐 헥사플루오라이드 기체를 사용하여 형성될 수 있다.In the first and second embodiments, the tungsten silicide film is formed by the LP-CVD method, but a tungsten film may be formed instead. As a method of forming a tungsten film, there is an LP-CVD method using a mixture of tungsten hexafluoride gas and silane gas or a mixture of tungsten hexafluoride gas and hydrogen gas. In this case, it is not actively required to convert the tungsten film into a tungsten silicide film. Since the coverage of the tungsten film is better than that of the tungsten silicide film, the former is more appropriately applied to finer contact holes. In the formation of the tungsten silicide film, the film can be formed using silane gas and tungsten hexafluoride gas by LP-CVD method in a manner similar to the method described in Japanese Patent Laid-Open No. 6-267973.
본 발명의 제 3 실시예를 설명한다. 도 9a 내지 도 9d 는 본 발명의 제 3 실시예에 따른 반도체 장치를 제조하는 방법의 공정의 순서를 도시하는 단면도이다. 본 실시예에서, 도 9a 에 도시된 바와 같이, 먼저, 장치 격리용 실리콘 산화막 (32) 이 p 형 실리콘 기판 (31) 의 표면상에 형성된다. 그 다음에, 대략 6 내지 20 nm 두께를 갖는 게이트 산화막 (33) 이 실리콘 산화막 (32) 으로 둘러싸인 영역내에 형성된다. 인 이온들이 주입된 제 1 비정질 실리콘막 (34) 이 LP-CVD 법에 의해 상기 게이트 산화막 (33) 상에 50 내지 100 nm 범위의 두께로 증착된다.A third embodiment of the present invention will be described. 9A to 9D are cross-sectional views showing the procedure of the method of manufacturing the semiconductor device according to the third embodiment of the present invention. In the present embodiment, as shown in Fig. 9A, first, a silicon oxide film 32 for device isolation is formed on the surface of the p-type silicon substrate 31. Then, a gate oxide film 33 having a thickness of about 6 to 20 nm is formed in the region surrounded by the silicon oxide film 32. A first amorphous silicon film 34 into which phosphorus ions have been implanted is deposited on the gate oxide film 33 by a thickness of 50 to 100 nm by the LP-CVD method.
도 9b 에 도시된 바와 같이, 제 1 실시예와 유사한 방법으로, 확산방지막 (35) 이 제 1 비정질 실리콘막 (34) 의 표면상에 형성된다.As shown in Fig. 9B, in a similar manner to the first embodiment, a diffusion barrier film 35 is formed on the surface of the first amorphous silicon film 34.
도 9c 에 도시된 바와 같이, 인 이온들이 주입된 제 2 비정질 실리콘막 (36) 은 상기 제 1 비정질 실리콘막 (34) 이 증착되는 경우와 유사한 방법으로 확산방지막 (35) 상에 50 내지 100 nm 범위의 두께로 증착된다. 확산방지막을 포함하는 실리콘층은 제 1 비정질 실리콘막 (34), 확산방지막 (35), 및 제 2 비정질 실리콘막 (36) 으로 만들어진다. 티타늄막 (37) 은 티타늄 테트라클로라이드 (TiCl4) 기체 및 수소 (H2) 기체를 사용하는 다이오드 평행판 플라즈마 CVD 법으로 제 2 비정질 실리콘막 (36) 상에 대략 50 내지 150 nm 범위의 두께로 증착된다. 상기 플라즈마 CVD 법의 동작 조건들은 예를 들어, 500 내지 600 ℃ 범위의 온도, 450 kHz 의 높은 진동수, 300 내지 500 W 범위의 출력 파워, 및 수 백 파스칼 (Pa) 의 장치내 압력이다.As shown in Fig. 9C, the second amorphous silicon film 36 implanted with phosphorus ions is 50 to 100 nm on the diffusion barrier 35 in a similar manner to the case where the first amorphous silicon film 34 is deposited. It is deposited to a thickness in the range. The silicon layer including the diffusion barrier film is made of the first amorphous silicon film 34, the diffusion barrier film 35, and the second amorphous silicon film 36. The titanium film 37 is formed on the second amorphous silicon film 36 in a thickness in the range of approximately 50 to 150 nm by a diode parallel plate plasma CVD method using titanium tetrachloride (TiCl 4 ) gas and hydrogen (H 2 ) gas. Is deposited. The operating conditions of the plasma CVD method are, for example, a temperature in the range of 500 to 600 ° C., a high frequency of 450 kHz, an output power in the range of 300 to 500 W, and a pressure in the apparatus of several hundred Pascals (Pa).
도 9d 에 도시된 바와 같이, 티타늄막 (37) 은 램프 어닐러, 확산로 (diffusion furnace) 등을 사용하여 600 내지 900 ℃ 범위의 온도에서 아르곤 (Ar) 기체, 헬륨(He) 기체, 질소(N2) 기체 등의 불활성 기체로 만들어진 불활성 기체 분위기에서 티타늄 실리사이드막 (40) 으로 변환된다. 그 이후, 통상적으로 사용되는 포토리소그래피 기술 및 건식 에칭 기술에 의해 티타늄 실리사이드막 (40), 제 2 비정질 실리콘막 (36), 확산방지막 (35) 및 제 1 비정질 실리콘막 (34) 상에 패턴이 수행되어 게이트 전극용 도전층 (38) 을 형성한다. 비소는 상기 도전층 (38) 및 실리콘 산화막 (32) 을 마스크로써 사용하여 p 형 반도체 기판 (31) 의 표면에 이온주입되고 그 다음에 열처리에 의해 비소 이온들이 활성화되고 상기 p 형 반도체 기판 (31) 의 표면에 소스/드레인 영역 (39) 을 형성한다.As shown in Fig. 9D, the titanium film 37 is formed of argon (Ar) gas, helium (He) gas, nitrogen (temperature) in a temperature range of 600 to 900 DEG C using a lamp anneal, a diffusion furnace, or the like. It converts into the titanium silicide film 40 in an inert gas atmosphere made of an inert gas such as N 2 ) gas. Thereafter, patterns are deposited on the titanium silicide film 40, the second amorphous silicon film 36, the diffusion barrier film 35, and the first amorphous silicon film 34 by conventional photolithography and dry etching techniques. Is performed to form the conductive layer 38 for the gate electrode. Arsenic is implanted into the surface of the p-type semiconductor substrate 31 using the conductive layer 38 and the silicon oxide film 32 as a mask, and then arsenic ions are activated by heat treatment, and the p-type semiconductor substrate 31 Source / drain regions 39 are formed on the surface of the < RTI ID = 0.0 >
그 후, 층간절연막, 상부막 배선 등 (도시되지 않음) 이 형성되어 트랜지스터가 완성된다.Thereafter, an interlayer insulating film, upper film wiring, or the like (not shown) is formed to complete the transistor.
상기 실시예에서는, 확산방지막 (35) 이 티타늄 실리사이드막 (40) 과 게이트 산화막 (33) 사이에 형성되기 때문에, 상기 티타늄 실리사이드막 (40) 내에 혼합된 염소 원자들이 게이트 산화막 (33) 내부로 확산되지 않게 방지될 수 있다.In the above embodiment, since the diffusion barrier film 35 is formed between the titanium silicide film 40 and the gate oxide film 33, chlorine atoms mixed in the titanium silicide film 40 diffuse into the gate oxide film 33. Can be prevented.
티타늄 실리사이드막의 저항은 텅스텐 실리사이드의 저항보다 작기 때문에, 본 실시예에서 배선의 저항은 제 1 및 제 2 실시예의 것보다 작을 수 있다.Since the resistance of the titanium silicide film is smaller than that of tungsten silicide, the resistance of the wiring in this embodiment may be smaller than that of the first and second embodiments.
상기 실시예에서, 티타늄 실리사이드막 (40) 은 티타늄막 (37) 이 형성된 후 열처리의 결과로 형성되었지만, 티탄늄 실리사이드막은 제 2 비정질 실리콘막 (36) 상에 직접 형성될 수도 있다. 상기 실시예에서, 티타늄막 (37) 은 티타늄 실리사이드막으로 적극적으로 변환되도록 요구되지 않는다.In the above embodiment, the titanium silicide film 40 was formed as a result of heat treatment after the titanium film 37 was formed, but the titanium silicide film may be formed directly on the second amorphous silicon film 36. In the above embodiment, the titanium film 37 is not required to be actively converted to the titanium silicide film.
상기 실시예에서, 확산방지막은 제 1 실시예와 유사하게 실리콘 질화막으로 구성될 수도 있다.In the above embodiment, the diffusion barrier film may be composed of a silicon nitride film similarly to the first embodiment.
제 1 내지 제 3 실시예에서 확산방지막에 인접한 실리콘막은 다결정 실리콘막 또는 인 이온들이 주입된 비정질 실리콘막으로 구성되지만, 본 발명은 이러한 것으로 제한되지 않는다는 것을 알아야 한다. 상기 확산방지막에 인접하는 실리콘막으로써, 이온들이 주입되지 않은 비정질 실리콘막, 비정질 상태와 다결정 상태 사이의 상태인 실리콘막 등이 있을 수 있다.. 본 발명의 효과는 또한 붕소 또는 비소 이온들이 주입된 그러한 실리콘막들 중 어느 하나를 사용해도 얻어질 수 있다.Although the silicon film adjacent to the diffusion barrier film in the first to third embodiments is composed of a polycrystalline silicon film or an amorphous silicon film into which phosphorus ions are implanted, it should be understood that the present invention is not limited to this. As the silicon film adjacent to the diffusion barrier layer, there may be an amorphous silicon film into which ions are not implanted, a silicon film in a state between an amorphous state and a polycrystalline state, and the like. It may be obtained by using any one of such silicon films.
실리콘막상에 형성된 도전층은 텅스텐 실리사이드막, 티타늄 실리사이드막, 텅스텐막 및 티타늄막 중의 하나로 제한되지 않고 원료로써 금속 할로겐화합물을 사용하여 생성되는 어떠한 막도 본 발명의 효과를 나타낼 수 있다. 예를 들어, 탄탈 (Ta) 막은 탄탈 펜타클로라이드 (TaCl5) 를 원료로 사용하여 형성될 수 있다. 금속 할로겐화합물은 플루오라이드 또는 클로라이드로 제한되지 않는다. 예를 들어, 티타늄 아이오다이드 (TiI4) 등과 같은 아이오다이드가 사용될 수도 있고 다른 할로겐화합물들이 사용될 수도 있다. 이들 원료들이 사용되는 경우에, 플루오라이드 원자들 또는 클로라이드 원자들과 같은 불순물 원자들이 게이트 절연막 및 확산층으로 확산하는 것이 방지될 수 있고, 그럼으로써 양호한 신뢰도를 가진 장치가 제조될 수 있다.The conductive layer formed on the silicon film is not limited to one of tungsten silicide film, titanium silicide film, tungsten film and titanium film, and any film produced using a metal halide compound as a raw material can exhibit the effects of the present invention. For example, a tantalum (Ta) film can be formed using tantalum pentachloride (TaCl 5 ) as a raw material. Metal halides are not limited to fluorides or chlorides. For example, iodide such as titanium iodide (TiI 4 ) or the like may be used or other halogen compounds may be used. In the case where these raw materials are used, impurity atoms such as fluoride atoms or chloride atoms can be prevented from diffusing into the gate insulating film and the diffusion layer, whereby a device with good reliability can be manufactured.
또한, 금속 할로겐화합물 이외의 원료 기체인, 예를 들어 디클로로실란 기체, 할로겐 원자를 갖는 기체로부터 기인되는 할로겐 원자들이 확산되는 것을 방지하는 효과도 있다. 게다가, 금속막 및 실리사이드막으로부터의 불순물이 확산층 및 실리콘 기판으로 확산하는 것이 방지되는 효과도 있다. 특히, 제 2 실시예에서는, 텅스텐 실리사이드막 (17) 에서 소스/드레인 영역 (19) 으로의 확산이 방지되고 확산층인 상기 소스/드레인 영역 (19) 의 접합면 누설 전류 (junction leakage current) 의 발생이 억제된다.In addition, there is also an effect of preventing the diffusion of halogen atoms resulting from a source gas other than a metal halogen compound, for example, a dichlorosilane gas and a gas having a halogen atom. In addition, there is an effect that the impurities from the metal film and the silicide film are prevented from diffusing into the diffusion layer and the silicon substrate. In particular, in the second embodiment, diffusion from the tungsten silicide film 17 to the source / drain region 19 is prevented and generation of junction leakage current of the source / drain region 19 which is a diffusion layer is generated. This is suppressed.
이상의 설명에서 알 수 있는 바와 같이, 본 발명에 따른 반도체 장치는 실리사이드막 또는 금속막과 반도체 기판 사이에 확산방지막을 갖는 실리콘층을 형성하여 할로겐 원자 등의 확산을 방지하는 효과를 가지며, 따라서 금속 할로겐 화합물을 원료로써 사용하여 실리사이드막 또는 금속막이 형성되는 경우에도 양호한 신뢰도를 갖고 트랜지스터의 문턱값의 변동이 없다.As can be seen from the above description, the semiconductor device according to the present invention has the effect of preventing the diffusion of halogen atoms by forming a silicon layer having a silicide film or a diffusion barrier film between the metal film and the semiconductor substrate, and thus the metal halogen Even when the silicide film or the metal film is formed using the compound as a raw material, it has good reliability and there is no variation in the threshold value of the transistor.
Claims (18)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP96-277750 | 1996-10-21 | ||
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