KR19980031105A - Manufacturing Method of Semiconductor Device and Layout Diagram - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법 및 그 레이아웃도에 관한 것으로, 셀부는 모두 공통 사용되고, 워드라인 스트래핑 영역에 금속배선 콘택과 일정간격을 갖는 일정폭의 고립된 플레이트전극이 구비되는 레이아웃도를 이용하여, 반도체기판에 소자분리절연막, 워드라인 및 소오스/드레인 접합영역을 형성하고 전체표면상부를 평탄화시키는 제 1 절연막을 형성한 다음, 상기 제 1 절연막 상부에 비트라인을 형성하고 상기 비트라인 상부를 평탄화시키는 제 2 절연막을 형성한 다음, 상기 반도체기판에 접속되는 저장전극을 형성하고 상기 저장전극 표면에 유전체막을 형성한 다음, 전체표면상부에 플레이트전극을 형성하고 상기 플레이트전극을 패터닝하여 캐패시터를 형성하되, 상기 비트라인 상측에 후속공정으로 형성될 금속배선 콘택과 일정간격을 유지하는 플레이트전극 패턴을 형성한 다음, 전체표면상부를 평탄화시키는 제 3 절연막을 형성하고 상기 금속배선 콘택을 형성한 다음, 상기 금속배선 콘택을 매립하는 금속배선을 형성하는 공정으로 반도체소자의 단차를 완화시킴으로써 후속공정을 용이하게 실시할 수 있어 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.The present invention relates to a method for manufacturing a semiconductor device and a layout thereof, wherein all cell parts are commonly used, and layouts are provided in which word plate strapping regions are provided with a metal plate contact and a predetermined width of an isolated plate electrode having a predetermined interval. Forming a device isolation insulating film, a word line and a source / drain junction region on the semiconductor substrate, and forming a first insulating film to planarize the entire surface, and then forming a bit line on the first insulating film and flattening the bit line. After forming the second insulating film to form a storage electrode connected to the semiconductor substrate, a dielectric film is formed on the surface of the storage electrode, a plate electrode is formed on the entire surface and the plate electrode is patterned to form a capacitor. The metal wiring contact to be formed in a subsequent process on the upper side of the bit line and a predetermined interval Forming a third electrode insulating film to planarize the entire upper surface, forming the metal wiring contact, and then forming a metal wiring to fill the metal wiring contact. By mitigating, the subsequent steps can be easily carried out, which is a technology that can improve the characteristics and reliability of semiconductor devices.
Description
본 발명은 반도체소자의 제조방법 및 그 레이아웃도에 관한 것으로, 특히 워드라인 스트래핑에 있어서, 레이아웃 상에서 워드라인 스트래핑의 금속배선 단차를 완화시킬 수 있도록 설계하고 이를 이용하여 단차가 완화된 반도체소자를 제조하는 것에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device and a layout thereof, and in particular, in word line strapping, a semiconductor device designed to mitigate the metal wiring step of word line strapping on a layout and fabricating a semiconductor device having reduced steps using the same It's about doing.
최근에는 소자의 고집적도화로 인해 단위 디램 셀의 면적이 축소됨에 따라 16M 디램급 이상의 고집적 소자(High Density Device)실현을 위하여 필수 불가결한 핵심 기술은 미세라인을 패터닝할 수 있는 사진 식각 기술 확보와 더불어 주어진 면적내에서 충분한 값의 용량을 확보하는 것이 관건이다.Recently, as the area of a unit DRAM cell is reduced due to the high density of devices, an essential core technology for realizing a high density device of 16M DRAM or more is securing photo etching technology capable of patterning fine lines. It is a matter of ensuring sufficient capacity within a given area.
그래서, 주어진 셀 면적내에서 충분한 감의 정전용량을 확보하기 위해서는 저장전극의 높이가 높아지고, 이로 인하여 셀부의 가장자리 부분에서는 단차가 높아지게 된다.Thus, in order to secure a sufficient sense capacitance within a given cell area, the height of the storage electrode is increased, thereby increasing the level at the edge of the cell portion.
그로 인하여, 후속공정인 금속배선 형성공정이 어렵게 된다.Therefore, the metal wiring forming process, which is a subsequent process, becomes difficult.
도 1a 및 도 1b는 종래기술에 따른 반도체소자의 제조방법을 도시한 것이다.1A and 1B illustrate a method of manufacturing a semiconductor device according to the prior art.
상기 도 1a는 종래기술에 따른 반도체소자의 제조방법을 도시한 워드라인 스트래핑 레이아웃도로서, 좌, 우측에 셀영역(201)이 구비되고, 그 중앙 부위에 워드라인 스트래핑 영역(202)이 구비되고, 셀영역(201)에서 저장전극(102)과 플레이트전극(103)이 각각 구비되고, 워드라인 스트래핑영역(2020에서는 비트라인 전극(101) 및 금속배선콘택(104)이 구비되고, 전체적으로 금속배선(105)이 구비된 것을 도시한다.1A is a word line strapping layout showing a method of manufacturing a semiconductor device according to the prior art, in which cell regions 201 are provided at left and right sides, and word line strapping regions 202 are provided at central portions thereof. In the cell region 201, a storage electrode 102 and a plate electrode 103 are provided, respectively, and in the word line strapping region 2020, a bit line electrode 101 and a metal wiring contact 104 are provided. 105 is provided.
상기 도 1b는 상기 도 1a의 A방향으로 절단면을 따라 도시한 단면도이다.FIG. 1B is a cross-sectional view taken along a cutting plane in the direction A of FIG. 1A.
상기 도 1b는, 먼저 반도체기판(1) 상부에 소자분리절연막(2)을 형성하고, 그 상부에 워드라인(3)을 형성한 다음, 상기 반도체기판(1)에 소오스/드레인 접합영역(4)을 형성한다. 그리고, 전체 표면 상부를 평탄화시키는 제 1 절연막(5)을 소정두께 형성하고, 그 상부에 비트라인(6)을 형성한다.1B, a device isolation insulating film 2 is formed on the semiconductor substrate 1, a word line 3 is formed on the semiconductor substrate 1, and then a source / drain junction region 4 is formed on the semiconductor substrate 1. ). Then, the first insulating film 5 for flattening the entire surface is formed to have a predetermined thickness, and the bit line 6 is formed thereon.
그리고, 전체표면상부를 평탄화시키는 제 2 절연막(7)을 소정두께 형성한다. 그리고, 저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 소오스/드레인 접합영역(4)을 노출시키는 저장전극 콘택홀을 형성한다. 그리고, 상기 저장전극 콘택홀을 통하여 상기 소오스/드레인 접합영역(4)에 접속되는 저장전극(8)을 형성한다Then, the second insulating film 7 for flattening the entire upper surface portion is formed to have a predetermined thickness. The storage electrode contact hole exposing the source / drain junction region 4 is formed by an etching process using a storage electrode mask (not shown). A storage electrode 8 is formed to be connected to the source / drain junction region 4 through the storage electrode contact hole.
그 다음에, 상기 저장전극(8) 표면에 유전체막(9)을 소정두께 형성한다. 그리고, 전체표면상부에 플레이트전극(10)을 소정두께 형성하고 이를 패터닝하여 캐패시터를 형성한다.Next, a dielectric film 9 is formed on the surface of the storage electrode 8 with a predetermined thickness. Then, the plate electrode 10 is formed on the entire surface, and a predetermined thickness is formed to form a capacitor.
그리고, 전체표면상부를 평탄화시킬 수 있는 제 3 절연막(11)을 소정두께 형성한다.Then, the third insulating film 11 capable of flattening the entire upper surface portion is formed to have a predetermined thickness.
이때, 상기 제 3 절연막(11)은 셀부(201)의 바깥쪽으로 플로우되어 단차를 가지게 된다.In this case, the third insulating layer 11 flows outward of the cell unit 201 to have a step.
여기서, 상기 셀부(201)가 아닌 곳은 상기 캐패시터가 형성되지 않아 상기 캐패시터가 형성된 상기 셀부(201)과 높은 단차를 갖는다. 이로 인하여, 상기 플로우 현상이 발생되어 높은 단차를 가지게 된다.Here, the non-cell part 201 has a high step with the cell part 201 in which the capacitor is not formed because the capacitor is not formed. As a result, the flow phenomenon occurs to have a high step.
그 다음에, 금속배선 마스크(도시안됨)를 이용한 식각공정으로 금속배선 콘택(104)을 형성한다.Next, the metallization contact 104 is formed by an etching process using a metallization mask (not shown).
그리고, 상기 금속배선 콘택(104)을 매립하는 금속배선(102)을 형성한다.Then, the metal wiring 102 to fill the metal wiring contact 104 is formed.
이때, 상기 금속배선(102)은 가와 같은 단차를 갖는다.In this case, the metal wiring 102 has a step difference as shown in FIG.
상술한 바와 같이 종래기술에 따른 반도체소자의 제조방법은, 높은 단차로 인하여 후속공정인 금속배선의 패터닝 공정시 낫칭(notch)등과 같은 단점으로 양호한 금속배선을 형성하기가 어려워 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.As described above, the method of manufacturing a semiconductor device according to the related art is difficult to form good metal wiring due to disadvantages such as notching during the patterning process of the metal wiring, which is a subsequent process due to the high step, and thus the characteristics and reliability of the semiconductor device. There is a problem of lowering.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 금속배선 콘택마스크의 주변에 일정간격을 유지하도록 일정폭의 플레이트전극을 패터닝하여 남길 수 있는 레이아웃을 설계하고 이를 이용하여 반도체소자를 형성함으로써 금속배선의 단차를 낮추어 상기 금속배선의 패터닝 공정을 용이하게 하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 제조방법의 제 1 목적과, 그 레이아웃도를 제공하는 제 2 목적을 제공하는데 그 목적이 있다.The present invention is to solve the problems of the prior art, by designing a layout that can be left by patterning a plate electrode of a predetermined width so as to maintain a constant distance around the metal wiring contact mask and to form a semiconductor device by using the metal Provides a first object and a layout diagram of a method of fabricating a semiconductor device, which reduces the step height of the wiring, thereby facilitating the patterning process of the metal wiring, thereby improving the characteristics and reliability of the semiconductor device, and thereby enabling high integration of the semiconductor device. The purpose is to provide a second purpose.
도 1a는 종래 기술에 따른 반도체소자의 워드라인 스트랩핑(word line strapping)레이아웃도.1A is a word line strapping layout of a semiconductor device in accordance with the prior art.
도 1b는 상기 도 1a의 A방향 절단면을 도시한 단면도.FIG. 1B is a cross-sectional view illustrating a cut direction A in FIG. 1A. FIG.
도 2a는 본 발명의 실시예에 따른 반도체소자의 워드라인 스트랩핑 레이아웃도.2A is a word line strapping layout of a semiconductor device in accordance with an embodiment of the present invention.
도 2b는 상기 도 2a의 B방향 절단면으로서, 단차를 완화시킨 것을 도시한 단면도.FIG. 2B is a sectional view taken along the direction B of FIG. 2A, showing a relaxed step.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
1 : 반도체기판2 : 소자분리절연막1: semiconductor substrate 2: device isolation insulating film
3 : 워드라인4 : 소오스/드레인 접합영역3: word line 4: source / drain junction region
5 : 제 1 절연막6 : 비트라인5: first insulating film 6: bit line
7 : 제 2 절연막8 : 저장전극7: second insulating film 8: storage electrode
9 : 유전체막9: dielectric film
10 : 플레이트전극11 : 제 3 절연막10 plate electrode 11: third insulating film
12 : 금속배선12: metal wiring
101 : 비트라인 전극101: bit line electrode
102 : 저장전극102: storage electrode
103 : 플레이트전극103: plate electrode
104 : 금속배선 콘택104: metal wiring contact
105 : 금속배선105: metal wiring
201: 셀영역201: cell area
202 : 워드라인 스태랩핑 영역(word line strapping)202: word line strapping area (word line strapping)
가 : 종래 방법에 의한 금속배선의 단차A: Step of metal wiring by conventional method
나 : 본 발명에 의한 금속배선의 단차B: step of metal wiring according to the present invention
이상의 제 1 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법의 특징은,In order to achieve the above first object, a feature of the semiconductor device manufacturing method according to the present invention,
반도체기판에 소자분리절연막, 워드라인 및 소오스/드레인 접합영역을 형성하는 공정과,Forming a device isolation insulating film, a word line and a source / drain junction region in the semiconductor substrate;
전체표면상부를 평탄화시키는 제 1 절연막을 형성하는 공정과,Forming a first insulating film to planarize the entire upper surface portion,
상기 제 1 절연막 상부에 비트라인을 형성하는 공정과,Forming a bit line on the first insulating film;
상기 비트라인 상부를 평탄화시키는 제 2 절연막을 형성하는 공정과,Forming a second insulating film to planarize an upper portion of the bit line;
상기 반도체기판에 접속되는 저장전극을 형성하는 공정과,Forming a storage electrode connected to the semiconductor substrate;
상기 저장전극 표면에 유전체막을 형성하는 공정과,Forming a dielectric film on the storage electrode surface;
전체표면상부에 플레이트전극을 형성하는 공정과,Forming a plate electrode on the entire surface;
상기 플레이트전극을 패터닝하여 캐패시터를 형성하되, 상기 비트라인 상측에 후속공정으로 형성될 금속배선 콘택과 일정간격을 유지하는 플레이트전극 패턴을 형성하는 공정과,Forming a capacitor by patterning the plate electrode, and forming a plate electrode pattern on the bit line, the plate electrode pattern maintaining a predetermined distance from the metal wiring contact to be formed in a subsequent process;
전체표면상부를 평탄화시키는 제 3 절연막을 형성하는 공정과,Forming a third insulating film for flattening the entire upper surface portion,
상기 금속배선 콘택을 형성하는 공정과,Forming the metallization contact;
상기 금속배선 콘택을 매립하는 금속배선을 형성하는 공정을 포함하는 것이다.And forming a metal wiring to fill the metal wiring contact.
이상의 제 2 목적을 달성하기 위해 본 발명에 따른 레이아웃도의 제 1 특징은,In order to achieve the above second object, the first feature of the layout diagram according to the present invention is
셀부는 모두 공통 사용되고, 워드라인 스트래핑 영역에서 단차완화를 목적으로 단차가 낮은 부분에 고립된 플레이트전극을 형성함으로써 단차를 완화하는 것이다.All of the cell portions are commonly used, and the stepped portions are alleviated by forming an isolated plate electrode at a portion having a low level for the purpose of reducing the level in the word line strapping region.
이상의 제 2 목적을 달성하기 위해 본 발명에 따른 레이아웃도의 제 2 특징은,In order to achieve the above second object, the second feature of the layout diagram according to the present invention is
셀부는 모두 공통 사용되고,All cell parts are commonly used,
워드라인 스트래핑 영역에 금속배선 콘택과 일정간격을 갖는 일정폭의 고립된 플레이트전극이 구비되는 것이다.The word line strapping region is provided with an isolated plate electrode having a predetermined width with a metal wiring contact.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 및 도 2b 본 발명에 따른 반도체소자의 제조방법을 도시한다.2A and 2B illustrate a method of manufacturing a semiconductor device according to the present invention.
도 2a는 본 발명에 따른 반도체소자의 제조방법을 도시한 워드라인 스트래핑 레이아웃도로서, 좌, 우측에 셀영역(201)이 구비되고, 그 중앙 부위에 워드라인 스트래핑 영역(202)이 구비되고, 셀영역(201)에서 저장전극(102)과 플레이트전극(103)이 각각 구비되고, 워드라인 스트래핑 영역(202)에서는 비트라인 전극(101) 및 금속배선콘택(104)이 구비되고, 비트라인 전극(101) 상측에 금속배선 콘택(104)과 일정간격을 유지하는 플레이트전극(103)이 패터닝되고 전체적으로 금속배선(105)이 구비된 것을 도시한다.2A is a word line strapping layout showing a method of manufacturing a semiconductor device in accordance with the present invention. The cell region 201 is provided at left and right sides, and the word line strapping region 202 is provided at a central portion thereof. In the cell region 201, a storage electrode 102 and a plate electrode 103 are provided, respectively, and in the word line strapping region 202, a bit line electrode 101 and a metal wiring contact 104 are provided. FIG. 101 illustrates that the plate electrode 103 maintaining a predetermined distance from the metal wiring contact 104 is patterned and the metal wiring 105 is provided as a whole.
도 2b는 상기 도 2a의 B방향으로 절단면을 따라 도시한 단면도이다.FIG. 2B is a cross-sectional view taken along a cutting plane in the direction B of FIG. 2A.
상기 도 2b는, 먼저 반도체기판(1) 상부에 소자분리절연막(2)을 형성하고, 그 상부에 워드라인(3)을 형성한 다음, 상기 반도체기판(1)에 소오스/드레인 접합영역(4)을 형성한다. 그리고, 전체표면 상부를 평탄화시키는 제 1 절연막(5)을 소정두께 형성하고, 그 상부에 비트라인(6)을 형성한다.2B, a device isolation insulating film 2 is formed on the semiconductor substrate 1, a word line 3 is formed on the semiconductor substrate 1, and a source / drain junction region 4 is formed on the semiconductor substrate 1. ). Then, the first insulating film 5 for flattening the entire upper surface is formed to have a predetermined thickness, and the bit line 6 is formed thereon.
그리고, 전체표면상부를 평탄화시키는 제 2 절연막(7)을 소정두께 형성한다. 그리고, 저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 소오스/드레인 접합영역(4)을 노출시키는 저장전극 콘택홀을 형성한다. 그리고, 상기 저장전극 콘택홀을 통하여 상기 소오스/드레인 접합영역(4)에 접속되는 저장전극(8)을 형성한다.Then, the second insulating film 7 for flattening the entire upper surface portion is formed to have a predetermined thickness. The storage electrode contact hole exposing the source / drain junction region 4 is formed by an etching process using a storage electrode mask (not shown). A storage electrode 8 is formed to be connected to the source / drain junction region 4 through the storage electrode contact hole.
그 다음에, 상기 저장전극(8) 표면에 유전체막(9)을 소정두께 형성한다. 그리고, 전체표면상부에 플레이트전극(10)을 소정두께 형성하고 이를 패터닝하여 캐패시터를 형성하되, 상기 비트라인 전극(6) 상측, 상기 도 2a의 금속배선콘택(104) 주변에 일정간격으로 패터닝한다.Next, a dielectric film 9 is formed on the surface of the storage electrode 8 with a predetermined thickness. In addition, a plate electrode 10 is formed on the entire surface and a predetermined thickness is formed to form a capacitor. The capacitor is patterned at a predetermined interval on the upper side of the bit line electrode 6 and around the metal wiring contact 104 of FIG. 2A. .
그리고, 전체표면상부를 평탄화시킬 수 있는 제 3 절연막(11)을 소정두께 형성한다.Then, the third insulating film 11 capable of flattening the entire upper surface portion is formed to have a predetermined thickness.
이때, 상기 제 3 절연막(11)은 셀부(201)의 바깥쪽으로 플로우되어 단차를 가지게 된다.In this case, the third insulating layer 11 flows outward of the cell unit 201 to have a step.
그러나, 상기 금속배선 콘택(104) 주변에 패터닝된 플레이트 전극(10)이 단차를 완화시켜 후속공정을 용이하게 한다.However, the plate electrode 10 patterned around the metallization contact 104 mitigates the step to facilitate the subsequent process.
그 다음에, 금속배선 마스크(도시안됨)를 이용한 식각공정으로 금속배선콘택(104)을 형성한다.Next, the metallization contact 104 is formed by an etching process using a metallization mask (not shown).
그리고, 상기 금속배선 콘택(104)을 매립하는 금속배선(102)을 형성한다.Then, the metal wiring 102 to fill the metal wiring contact 104 is formed.
이때, 상기 금속배선(12)은 종래기술에서의 가보다 낮은 나와 같은 단차를 갖게 된다.At this time, the metal wiring 12 has a step that is lower than that of the conventional art.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법 및 그 제조방법은, 상기 바깥쪽에 형성된 금속배선 콘택 주변에 캐패시터 형성공정시 플레이트 전극을 일정부분 패터닝함으로써 셀부의 바깥쪽에 형성되는 높은 단차를 완화시켜 후속공정을 용이하게 하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.As described above, the method of manufacturing the semiconductor device and the method of manufacturing the same according to the present invention alleviate the high step formed on the outer side of the cell part by patterning a portion of the plate electrode during the capacitor forming process around the metal wiring contact formed on the outer side. By facilitating subsequent processes, the characteristics and reliability of the semiconductor device can be improved, and accordingly, high integration of the semiconductor device can be achieved.
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Cited By (1)
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|---|---|---|---|---|
| KR100714268B1 (en) * | 2001-06-04 | 2007-05-02 | 삼성전자주식회사 | Method for fabricating semiconductor device |
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1996
- 1996-10-31 KR KR1019960050636A patent/KR19980031105A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100714268B1 (en) * | 2001-06-04 | 2007-05-02 | 삼성전자주식회사 | Method for fabricating semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |