KR19980030940A

KR19980030940A - Method of forming interlayer dielectric film of semiconductor device

Info

Publication number: KR19980030940A
Application number: KR1019960050421A
Authority: KR
Inventors: 진규안
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1996-10-30
Filing date: 1996-10-30
Publication date: 1998-07-25

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

반도체 소자 제조Semiconductor device manufacturing

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

SOG에 의한 수분침투를 방지하고자 함.To prevent water penetration by SOG.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

BPTEOS/SOG/BPTEOS를 사용하여 금속층간절연막을 형성한다.BPTEOS / SOG / BPTEOS is used to form an intermetallic insulating film.

4. 발명의 중요한 용도4. Important uses of the invention

반도체 소자의 금속층간절연막Interlayer dielectric film of semiconductor device

Description

Method of forming interlayer dielectric film of semiconductor device

본 발명은 반도체소자의 층간절연막 형성방법에 관한 것으로, 특히 반도체 제조공정중 다층 배선 구조에서 하부 및 상부 금속배선간의 절연 및 평탄화를 위해 사용되는 금속 층간 산화막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming an interlayer insulating film of a semiconductor device, and more particularly, to a method for forming an interlayer metal oxide film used for insulating and planarization between lower and upper metal wirings in a multilayer wiring structure during a semiconductor manufacturing process.

일반적으로, 반도체소자의 다층배선구조에 있어서, 하부 배선층과 상부 배선층간의 절연 및 평탄화를 위해 층간절연막을 형성하고 있는데, 도 1A 내지 도 1C를 참조하여 설명하면 다음과 같다.In general, in a multilayer wiring structure of a semiconductor device, an interlayer insulating film is formed to insulate and planarize between a lower wiring layer and an upper wiring layer, which will be described below with reference to FIGS. 1A to 1C.

먼저, 도 1A에 도시된 바와 같이 소정의 절연막(12)이 형성된 반도체 기판(11)상에 하부 금속막(13)을 패턴닝한 후, 이 위에 예컨대 화학기상증착방법(Chemical Vaper Deposition 이하 CVD라칭함)을 이용하여 실리콘 리치 산화막(Silicon rich oxide)(14)을 형성한다.First, as shown in FIG. 1A, the lower metal film 13 is patterned on a semiconductor substrate 11 on which a predetermined insulating film 12 is formed. Silicon rich oxide 14 is formed.

이어서 도 1B에 도시된 바와 같이 SOG(spin on glass)(15)를 도포하고 경화(Curing)시킨 후, 상기 SOG막(14)상에 실리콘리치산화막(16)을 다시 형성하여, 실리콘리치산화막/SOG/실리콘리치산화막으로 적층되는 금속층간절연막을 형성한다.Subsequently, as shown in FIG. 1B, a spin on glass (SOG) 15 is applied and cured, and then a silicon rich oxide film 16 is formed on the SOG film 14 to form a silicon rich oxide film / A metal interlayer insulating film laminated with an SOG / silicon rich oxide film is formed.

그러나, 상기와 같은 종래의 금속층간절연막 형성 방법은 상기 하부 금속막을 소정크기로 패턴닝 시, 반응 가스인 CF₄가 대기와 반응하여 수분이 발생되어, 하부 금속막 표면에 잔유하게 되며, 이에 상부의 SOG 막의 수분흡수에 따라 콘택 부위등과 같이 층간절연막의 측면이 노출되는 부분에서 SOG막(3)과 실리콘리치 산화막(4) 사이의 경계가 들뜨게 되어 후속공정으로 상부 금속막을 패턴닝 할시 상기 수분에 의해 콘택 측벽에 언더컷(Undercut)이 발생하게 되어 전반적으로 소자의 신뢰성을 저하시키는 문제점이 있다.However, in the conventional method of forming an intermetallic insulating film as described above, when the lower metal film is patterned to a predetermined size, CF ₄ , a reaction gas, reacts with the atmosphere to generate moisture, and thus remains on the surface of the lower metal film. As the SOG film absorbs moisture, the boundary between the SOG film 3 and the silicon rich oxide film 4 is raised at the portion where the side surface of the interlayer insulating film is exposed, such as a contact portion. As a result, undercuts are generated on the contact sidewalls, thereby degrading the reliability of the device as a whole.

상기한 문제점을 해결하기 위하여 안출된 본 발명은 하부 금속막 표면의 수분 발생을 방지할 수 있는 반도체 소자의 층간절연막 형성방법을 제공하는데 그 목적이 있다.The present invention devised to solve the above problems is to provide a method for forming an interlayer insulating film of a semiconductor device capable of preventing the generation of moisture on the surface of the lower metal film.

상기 목적을 달성하기 위하여 본 발명은 하부금속배선과 상부금속배선 간에 평탄화된 층간절연막을 형성하기 위한 반도체 소자 제조 방법에 있어서, 하부금속배선이 형성된 웨이퍼 상에 제1 BPTEOS막을 형성하는 단계; 상기 제1 BPTEOS막 상에 SOG막을 형성하는 단계; 및 상기 SOG막 상에 제2 BPTEOS막을 형성하는 단계를 포함하여 이루어진다.According to an aspect of the present invention, there is provided a semiconductor device manufacturing method for forming a planarized interlayer insulating film between a lower metal wiring and an upper metal wiring, the method comprising: forming a first BPTEOS film on a wafer on which a lower metal wiring is formed; Forming an SOG film on the first BPTEOS film; And forming a second BPTEOS film on the SOG film.

도 1A 내지 도 1C 은 종래기술에 따른 반도체소자의 층간절연막 형성 공정도,1A to 1C are process diagrams for forming an interlayer insulating film of a semiconductor device according to the prior art;

도 2A 및 도 2C 는 본 발명의 일실시예에 따른 반도체 소자의 층간절연막 형성공정도.2A and 2C are diagrams illustrating a process of forming an interlayer insulating film of a semiconductor device according to an embodiment of the present invention.

*도면의 주요부호에 대한 부호설명* Description of Codes for Major Codes in Drawings

21: 하부층 22: 하부금속층21: lower layer 22: lower metal layer

23: 제1 BPTEOS 24: SOG23: first BPTEOS 24: SOG

25: 제2 BPTEOS 26: 상부금속층25: second BPTEOS 26: upper metal layer

이하, 첨부된 도면을 참조하며 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2A 내지 도 2C는 본 발명의 일실시예에 따른 반도체 소자의 금속층간절연막 형성 공정도이다.2A to 2C are process diagrams of forming an interlayer insulating film of a semiconductor device according to an embodiment of the present invention.

먼저, 도 2A는 반도체기판(21) 상부에 하부 절연막(22) 및 하부 금속막(23) 패턴을 형성한 것을 도시한 단면도이다.First, FIG. 2A is a cross-sectional view illustrating the formation of the lower insulating film 22 and the lower metal film 23 pattern on the semiconductor substrate 21.

도 2B는 전체구조 상부에 화학기상증착법(APCVD)을 이용하여 약 1000Å 정도로 제1 BPTEOS막(24)을 형성한 것을 도시한 단면도이다. 이때, 상기 제1 BPTEOS은 보론(B) 및 인(P)이 도핑된 TEOS 산화막으로, 중착 후 막의 밀도(Density)향상을 위해 N2 분위기로 약 800℃ - 900℃ 정도 어닐링(Annealing)한다.FIG. 2B is a cross-sectional view showing that the first BPTEOS film 24 is formed at about 1000 mW using chemical vapor deposition (APCVD) on the entire structure. In this case, the first BPTEOS is a TEOS oxide film doped with boron (B) and phosphorus (P) and annealed at about 800 ° C. to 900 ° C. in an N 2 atmosphere to improve the density of the film after deposition.

이어서, 도 2C는 상기 제1 BPTEOS막(24) 상부에 SOG(Spin On Glass)막(25)을 약 4000Å정도의 두께로 형성하고 큐어링(Curing)한 것을 도시한 단면도이다. 이때 상기 SOG막(25)은 층간절연막의 밀도 및 스텝커버리지(Stepcoverage)를 향상시킬 수 있는 역할을 한다.Subsequently, FIG. 2C is a cross-sectional view showing the formation of a SOG (Spin On Glass) film 25 on the first BPTEOS film 24 to a thickness of about 4000 kPa and curing. In this case, the SOG film 25 plays a role of improving the density and step coverage of the interlayer insulating film.

이어서, 도 2D는 상기 SOG막 상부에 다시 제2 BPTEOS막(26)을 약 1000Å 정도의 두께로 형성한 것을 도시한 단면도이다. 이때, 상기 제2 BPTEOS막(26)의 균일한 밀도(Density)를 가지기 위해 N2 분위기로 약 800℃ - 900℃ 정도 어닐링(Annealing)한다. 이에따라 상기 SOG막과 접착력이 우수하고 금속막간의 패턴닝시 대기중의 수분침투에 대해 높은 저항력을 가지게된다.Subsequently, FIG. 2D is a cross-sectional view showing that the second BPTEOS film 26 is formed on the SOG film again to a thickness of about 1000 mW. At this time, in order to have a uniform density of the second BPTEOS layer 26, annealing is performed at about 800 ° C. to 900 ° C. in an N 2 atmosphere. As a result, the SOG film and the adhesive force are excellent, and the patterning between the metal film has a high resistance to moisture penetration into the atmosphere.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않은 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

다층금속배선 공정 시 층간절연막으로 TEOS막에 보론(Boron)과 인(Phosphorus)을 도핑시킨 BPTEOS막을 이용하여 상기 막의 균일한 밀도(Density)를 유지하며 SOG막의 접착력(Adhesion)을 높혀 수분침투에 대한 강한 저항력을 가지게 되어 소자의 전기적 특성 확보 및 신뢰성을 향상시킬 수가 있다.In the multi-layer metallization process, using BPTEOS film doped with boron and phosphorus in TEOS film as interlayer insulating film, it maintains uniform density of the film and increases adhesion of SOG film to moisture penetration. It has a strong resistance to secure the electrical characteristics and improve the reliability of the device.

Claims

A semiconductor device manufacturing method for forming a planarized interlayer insulating film between a lower metal wiring and an upper metal wiring,

Forming a first BPTEOS film on the wafer on which the lower metal wiring is formed;

Forming an SOG film on the first BPTEOS film; And

Forming a second BPTEOS film on the SOG film.

The method of claim 1,

And the first and second BPTEOS films are annealed in an N ₂ atmosphere at 800 ° C. to 900 ° C. after deposition to increase the density of the film.