KR100587633B1 - Method for forming interlayer dielectric layer in semiconductor device - Google Patents

Method for forming interlayer dielectric layer in semiconductor device Download PDF

Info

Publication number
KR100587633B1
KR100587633B1 KR1020050011633A KR20050011633A KR100587633B1 KR 100587633 B1 KR100587633 B1 KR 100587633B1 KR 1020050011633 A KR1020050011633 A KR 1020050011633A KR 20050011633 A KR20050011633 A KR 20050011633A KR 100587633 B1 KR100587633 B1 KR 100587633B1
Authority
KR
South Korea
Prior art keywords
oxide film
liner
dielectric constant
sod
low dielectric
Prior art date
Application number
KR1020050011633A
Other languages
Korean (ko)
Inventor
구자춘
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050011633A priority Critical patent/KR100587633B1/en
Application granted granted Critical
Publication of KR100587633B1 publication Critical patent/KR100587633B1/en

Links

Images

Classifications

    • E—FIXED CONSTRUCTIONS
    • E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02B—HYDRAULIC ENGINEERING
    • E02B3/00—Engineering works in connection with control or use of streams, rivers, coasts, or other marine sites; Sealings or joints for engineering works in general
    • E02B3/04—Structures or apparatus for, or methods of, protecting banks, coasts, or harbours
    • E02B3/12—Revetment of banks, dams, watercourses, or the like, e.g. the sea-floor
    • E02B3/14—Preformed blocks or slabs for forming essentially continuous surfaces; Arrangements thereof
    • E—FIXED CONSTRUCTIONS
    • E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02B—HYDRAULIC ENGINEERING
    • E02B3/00—Engineering works in connection with control or use of streams, rivers, coasts, or other marine sites; Sealings or joints for engineering works in general
    • E02B3/04—Structures or apparatus for, or methods of, protecting banks, coasts, or harbours
    • E02B3/12—Revetment of banks, dams, watercourses, or the like, e.g. the sea-floor
    • E02B3/129—Polyhedrons, tetrapods or similar bodies, whether or not threaded on strings
    • E—FIXED CONSTRUCTIONS
    • E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02B—HYDRAULIC ENGINEERING
    • E02B3/00—Engineering works in connection with control or use of streams, rivers, coasts, or other marine sites; Sealings or joints for engineering works in general
    • E02B3/16—Sealings or joints

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Structural Engineering (AREA)
  • Environmental & Geological Engineering (AREA)
  • Ocean & Marine Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Civil Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 반도체 제조 기술에 관한 것이며, 특히 반도체 소자 제조 공정 중 층간절연막 형성 기술에 관한 것이다. 본 발명은 라이너 PECVD 저유전율 산화막과 갭필 SOD막의 접착력을 향상시킬 수 있는 반도체 소자의 층간절연막 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 라이너 PECVD 저유전율 산화막 증착 직후 열처리(300~500℃)를 실시하여 증착 과정에서 라이너 PECVD 저유전율 산화막 내에 포함된 불순물을 탈기시킴으로써 후속 SOD 큐어링 공정에 의해 라이너 PECVD 저유전율 산화막과 SOD막의 접착력이 약화되는 것을 방지한다. 한편, 전술한 열처리와 함께 플라즈마 처리를 수행하면 라이너 PECVD 저유전율 산화막과 SOD막의 접착력을 더욱 향상시킬 수 있게 된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing technology, and more particularly to a technique of forming an interlayer insulating film in a semiconductor device manufacturing process. An object of the present invention is to provide a method of forming an interlayer insulating film of a semiconductor device capable of improving adhesion between a liner PECVD low dielectric constant oxide film and a Gapfil SOD film. In the present invention, the impurity contained in the liner PECVD low-permittivity oxide film is deaerated by heat treatment (300-500 ° C) immediately after the liner PECVD low-permittivity oxide film deposition, thereby forming the liner PECVD low- permittivity oxide film and the SOD film by the subsequent SOD curing process Thereby preventing the adhesive strength from being weakened. On the other hand, when the plasma treatment is performed together with the heat treatment described above, the adhesion between the liner PECVD low dielectric constant oxide film and the SOD film can be further improved.

라이너 PECVD 저유전율 산화막, SOD 박막, 박막 리프팅, 열처리, 플라즈마 처리 Liner PECVD low dielectric constant oxide film, SOD thin film, thin film lifting, heat treatment, plasma treatment

Description

반도체 소자의 층간절연막 형성방법{METHOD FOR FORMING INTERLAYER DIELECTRIC LAYER IN SEMICONDUCTOR DEVICE}TECHNICAL FIELD [0001] The present invention relates to a method of forming an interlayer insulating film of a semiconductor device,

도 1은 박막 리프팅 현상이 발생한 웨이퍼의 단면 전자현미경(SEM) 사진.1 is a cross-sectional electron micrograph (SEM) photograph of a wafer having a thin film lifting phenomenon.

도 2a 내지 도 2c는 각각 상용화된 PECVD 저유전율 산화막의 열탈착 분광 분석 데이터를 나타낸 특성도.FIGS. 2A to 2C are characteristic diagrams showing the thermal desorption spectroscopic analysis data of a commercially available PECVD low dielectric constant oxide film. FIG.

도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 층간절연막 형성 공정을 나타낸 도면.3A to 3C are cross-sectional views illustrating a process of forming an interlayer insulating film according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

10 : 기판10: substrate

11 : 하부 금속배선11: Lower metal wiring

12 : 라이너 PECVD 저유전율 산화막12: liner PECVD low dielectric constant oxide film

13 : SOD 박막13: SOD thin film

14 : 캡핑 산화막14: capping oxide film

본 발명은 반도체 제조 기술에 관한 것이며, 특히 반도체 소자 제조 공정 중 층간절연막 형성 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing technology, and more particularly to a technique of forming an interlayer insulating film in a semiconductor device manufacturing process.

반도체 메모리를 비롯한 반도체 소자는 통상 다층 구조로 이루어지는데, 각각의 층을 이루는 전도층 간의 절연을 위하여 층간절연막이 사용되고 있다. 층간절연막으로는 대부분 실리콘산화막 계열의 절연막이 사용되고 있다.[0003] Semiconductor devices including semiconductor memories usually have a multilayer structure. An interlayer insulating film is used for insulation between conductive layers constituting each layer. As an interlayer insulating film, an insulating film of a silicon oxide film type is mostly used.

한편, 반도체 소자의 고집적화가 가속되어 차세대 초고집적 반도체 소자는 그 디자인 룰(design rule)이 0.1㎛ 이하에 이르고 있다. 이와 같은 초미세 디자인 룰을 가지는 반도체 소자에서는 배선 간의 피치(pitch)가 매우 작아짐에 따라 배선간 정전용량이 커지는 문제점이 있으며, 이러한 배선간 정전용량의 증가는 RC-지연의 증가를 가져와 소자의 동작 속도를 떨어뜨리는 요인이 되고 있으며, 인접 배선간 누화(cross-talk) 현상을 유발하고 있다.On the other hand, the high integration of semiconductor devices is accelerated, and the design rules of the next-generation ultra-high-integration semiconductor devices reach 0.1 mu m or less. In the semiconductor device having such an ultrafine design rule, there is a problem that the capacitance between the wirings increases as the pitch between the wirings becomes very small. The increase in capacitance between wirings causes an increase in RC-delay, And it causes a phenomenon of cross-talk between adjacent wirings.

최근, 이러한 배선간 정전용량을 줄이기 위한 하나의 방법으로 CVD 실리콘산화막(SiO2)에 비해 유전율이 매우 낮은 저유전율(low-k) 절연막을 사용하는 방법이 제안되었다.Recently, a method of using a low-k insulating film having a very low dielectric constant as compared with a CVD silicon oxide film (SiO 2 ) has been proposed as one method for reducing the capacitance between wirings.

종래의 금속배선간 층간절연막 형성 공정은, 하부 금속배선이 형성된 전체 구조 표면을 따라 라이너 PECVD(Plasma Enhanced CVD) 저유전율 산화막을 증착하고, 그 상부에 SOD(Spin-On-Dielectric)를 코팅한 후 큐어링을 실시한다. 이후, CVD 실리콘산화막 또는 PECVD 저유전율 절연막 등으로 SOD막을 캡핑한다.Conventionally, in the step of forming an interlayer insulating film between metal wirings, a liner PECVD (low-k) low dielectric constant oxide film is deposited along the entire structure surface on which the lower metal wirings are formed, SOD (Spin-On-Dielectric) Perform curing. Thereafter, the SOD film is capped with a CVD silicon oxide film or a PECVD low dielectric constant insulating film or the like.

여기서, 라이너 PECVD 저유전율 산화막은 SOD막과 알루미늄 배선의 직접적인 접촉을 방지하고 그 단단한 막질에 의해 알루미늄 배선의 EM(Electro-Migration) 특성을 개선한다. 라이너 PECVD 저유전율 산화막은 2.6~2.8의 유전상수값(k)을 가지며, 측벽 스텝 커버리지를 고려하여 100~3000Å 두께로 증착한다. 통상적으로, PECVD 저유전율 산화막은 CCP(Capacitive-Coupled Plasma) 타입 PECVD 장비에서 소오스 가스로서 Si 함유 가스(SiH4, Si2H6 등)와 탄소 함유 가스(CH4, C2H2, C2H6, C2H5OH 등)의 혼합기체를 사용하거나, Si와 탄소가 연결된 복합기체((CH3)3SiH, (CH3)4Si 등)와 산소(O) 함유 가스(O2, N2O 등)를 사용하여 300~600℃ 온도에서 증착하며, 상용화된 PECVD 저유전율 산화막으로는 BD(AMAT사), Coral(Novellus사), Aurora(ASM사), Orion(Trikon사) 등이 있다.Here, the liner PECVD low-permittivity oxide film prevents direct contact between the SOD film and the aluminum wiring, and improves the electromagnetic (EM) characteristics of the aluminum wiring by the hard film quality. The liner PECVD low permittivity oxide film has a dielectric constant value (k) of 2.6 to 2.8 and is deposited to a thickness of 100 to 3000 ANGSTROM considering the sidewall step coverage. Typically, the PECVD low-permittivity oxide film is formed by depositing a Si-containing gas (SiH 4 , Si 2 H 6, etc.) and a carbon-containing gas (CH 4 , C 2 H 2 , C 2 H 6, C 2 H 5 OH, and so on) using a gas mixture, or, Si and carbon compound gas ((CH 3) linked 3 SiH, of the (CH 3) 4 Si, etc.) and oxygen (O) containing gas (O 2 , N 2 O, etc.) at a temperature of 300 to 600 ° C. The commercially available PECVD low-permittivity oxide films include BD (AMAT), Coral (Novellus), Aurora (ASM), Orion (Trikon) .

한편, 전술한 바와 같이 종래의 층간절연막 형성 공정시에는 라이너 PECVD 저유전율 산화막 증착 후 SOD를 코팅하고 있는데, SOD로는 통상 HSQ-SOG(k=3.0~3.2) 또는 저유전율 SOD(SiLK, HOSP, XLK, nonoglass 등, k=2.0~2.8)를 사용하고 있으며, 이러한 물질은 솔벤트 제거를 위한 큐어링(400~500℃) 과정을 거쳐야 한다.As described above, in the conventional interlayer insulating film forming process, SOD is coated after the liner PECVD low dielectric constant oxide film is deposited. As SOD, HSQ-SOG (k = 3.0 to 3.2) or low dielectric constant SOD (SiLK, HOSP, XLK , nonoglass, etc., k = 2.0 ~ 2.8). These materials must be cured (400 ~ 500 ℃) for solvent removal.

그런데, 이러한 SOD 큐어링 과정에서 라이너 PECVD 저유전율 산화막 내에 포함되어 있는 H, H2O, CHx, COx 등의 불순물이 탈기(outgassing) 되면서 SOD막과 라이너 PECVD 저유전율 산화막의 접착력을 열화시켜 박막 리프팅(film lifting)을 유 발하는 문제점이 있었다(도 1 참조).During the SOD curing process, impurities such as H, H 2 O, CHx and COx contained in the liner PECVD low-permittivity oxide film are outgassed to deteriorate the adhesion between the SOD film and the low-permittivity oxide film of the liner PECVD, (refer to FIG. 1).

도 2a 내지 도 2c는 각각 상용화된 PECVD 저유전율 산화막의 열탈착 분광(TDS, Thermal Desorption Spectroscopy) 분석 데이터를 나타낸 특성도로서, 도 2a는 H2 스펙트럼을, 도 2b는 H2O 스펙트럼을, 도 2c는 CO2 스펙트럼을 각각 나타내고 있다.FIGS. 2A to 2C are characteristic diagrams showing the thermal desorption spectroscopy (TDS) analysis data of a commercially available PECVD low dielectric constant oxide film. FIG. 2A shows the H 2 spectrum, FIG. 2B shows the H 2 O spectrum, Represents the CO 2 spectrum, respectively.

이를 살펴보면, PECVD 저유전율 산화막 내에 불순물이 포함되어 있음을 확인할 수 있으며, 각 물질별로 온도에 따라 탈기되는 물질이 다름을 알 수 있다. As a result, it can be seen that impurities are contained in the PECVD low-permittivity oxide film, and the materials to be degassed are different depending on the temperature of each material.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 라이너 PECVD 저유전율 산화막과 갭필 SOD막의 접착력을 향상시킬 수 있는 반도체 소자의 층간절연막 형성방법을 제공하는데 그 목적이 있다.It is an object of the present invention to provide a method of forming an interlayer insulating film of a semiconductor device capable of improving adhesion between a liner PECVD low dielectric constant oxide film and a Gapfil SOD film.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 하부 금속배선이 형성된 기판 전체 구조 표면을 따라 라이너 PECVD 저유전율 산화막을 증착하는 단계; 상기 라이너 PECVD 저유전율 산화막이 형성된 상기 기판에 대해 제1 열처리를 실시하는 단계; 상기 라이너 PECVD 저유전율 산화막 상에 SOD 박막을 형성하는 단계; 및 상기 SOD 박막 상에 캡핑 산화막을 형성하는 단계를 포함하는 반 도체 소자의 층간절연막 형성방법이 제공된다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: depositing a liner PECVD low-permittivity oxide film along a surface of a whole structure of a substrate on which a lower metal interconnection is formed; Performing a first heat treatment on the substrate on which the liner PECVD low dielectric constant oxide film is formed; Forming an SOD thin film on the liner PECVD low dielectric constant oxide film; And forming a capping oxide film on the SOD thin film.

또한, 본 발명의 다른 측면에 따르면, 하부 금속배선이 형성된 기판 전체 구조 표면을 따라 라이너 PECVD 저유전율 산화막을 증착하는 단계; 상기 라이너 PECVD 저유전율 산화막이 형성된 상기 기판에 대해 제1 열처리를 실시하는 단계; 상기 라이너 PECVD 저유전율 산화막 표면에 대해 플라즈마 처리를 수행하는 단계; 상기 라이너 PECVD 저유전율 산화막 상에 SOD 박막을 형성하는 단계; 및 상기 SOD 박막 상에 캡핑 산화막을 형성하는 단계를 포함하는 반도체 소자의 층간절연막 형성방법이 제공된다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: depositing a liner PECVD low-permittivity oxide film along a whole substrate structural surface on which a lower metal interconnection is formed; Performing a first heat treatment on the substrate on which the liner PECVD low dielectric constant oxide film is formed; Performing a plasma treatment on the liner PECVD low dielectric constant oxide film surface; Forming an SOD thin film on the liner PECVD low dielectric constant oxide film; And forming a capping oxide film on the SOD thin film.

본 발명에서는 라이너 PECVD 저유전율 산화막 증착 직후 열처리(300~500℃)를 실시하여 증착 과정에서 라이너 PECVD 저유전율 산화막 내에 포함된 불순물을 탈기시킴으로써 후속 SOD 큐어링 공정에 의해 라이너 PECVD 저유전율 산화막과 SOD막의 접착력이 약화되는 것을 방지한다. 한편, 전술한 열처리와 함께 플라즈마 처리를 수행하면 라이너 PECVD 저유전율 산화막과 SOD막의 접착력을 더욱 향상시킬 수 있게 된다.In the present invention, the impurity contained in the liner PECVD low-permittivity oxide film is deaerated by heat treatment (300-500 ° C) immediately after the liner PECVD low-permittivity oxide film deposition, thereby forming the liner PECVD low- permittivity oxide film and the SOD film by the subsequent SOD curing process Thereby preventing the adhesive strength from being weakened. On the other hand, when the plasma treatment is performed together with the heat treatment described above, the adhesion between the liner PECVD low dielectric constant oxide film and the SOD film can be further improved.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in order to facilitate the present invention by those skilled in the art.

도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 층간절연막 형성 공정을 나타낸 도면이다.3A to 3C are views showing a process of forming an interlayer insulating film according to an embodiment of the present invention.

본 실시예에 따른 층간절연막 형성 공정은, 우선 도 3a에 도시된 바와 같이 소정의 하부층 공정을 마치고 그 상부에 하부 금속배선(11)이 형성된 기판(10) 전체 구조 표면을 따라 라이너 PECVD 저유전율 산화막(12)을 100~3000Å 두께로 증착한다. 이때, 라이너 PECVD 저유전율 산화막(12)은 CCP 타입 PECVD 장비에서 소오스 가스로서 Si 함유 가스(SiH4, Si2H6 등)와 탄소 함유 가스(CH4, C2H2, C2H6, C2H5OH 등)의 혼합기체를 사용하거나, Si와 탄소가 연결된 복합기체((CH3)3SiH, (CH3)4Si 등)와 산소(O) 함유 가스(O2, N2O 등)를 사용하여 300~600℃ 온도에서 증착한다. 또한, 플라즈마 발생을 위한 RF 파워는 100~3000W가 적당하고, 박막의 유전상수값(k) 및 밀도를 조절하기 위하여 바이어스 파워는 인가하지 않거나 최대 1000W까지 적용 가능하다.The interlayer insulating film forming process according to the present embodiment is a process of forming a liner PECVD low permittivity oxide film (not shown) along the entire structure surface of the substrate 10 on which a lower metal wiring 11 is formed, (12) is deposited to a thickness of 100 to 3000 ANGSTROM. At this time, the liner PECVD low-permittivity oxide film 12 is formed by using Si-containing gas (SiH 4 , Si 2 H 6, etc.) and carbon containing gas (CH 4 , C 2 H 2 , C 2 H 6 , C 2 H 5 OH, etc.) composite gas ((CH 3) using a gas mixture, or the Si and the carbon linked 3 SiH, (CH 3) 4 Si , etc.) and oxygen (O) containing gas (O 2, N 2 O, etc.) at a temperature of 300 to 600 ° C. RF power for plasma generation is suitably 100 to 3000 W, bias power is not applied to adjust the dielectric constant value (k) and density of the thin film, or up to 1000 W is applicable.

다음으로, 도 3b에 도시된 바와 같이 동일 챔버 또는 동일 장비 내에서 열처리 및 플라즈마 처리를 실시한다. 이때, 열처리는 비반응성 가스(N2, Ar, He 등) 분위기에서 기판 온도 300~500℃로 10초~10분 동안 수행하는 것이 바람직하다. 경우에 따라서는 탈기 작용을 보다 원활하게 유도하기 위하여 반응 챔버를 고진공 상태로 하여 열처리를 수행할 수 있다. 한편, 플라즈마 처리는 O2, CHx, SiHx 중 선택된 적어도 어느 하나를 플라즈마 소오스로 사용하는 것이 바람직하며, 경우에 따라 불활성 가스를 추가할 수 있다.Next, heat treatment and plasma treatment are performed in the same chamber or the same equipment as shown in FIG. 3B. In this case, the heat treatment is preferably performed at a substrate temperature of 300 to 500 ° C for 10 seconds to 10 minutes in an atmosphere of a non-reactive gas (N 2 , Ar, He, etc.). In some cases, the reaction chamber may be subjected to heat treatment in a high vacuum state in order to more smoothly induce the degassing action. On the other hand, in the plasma treatment, it is preferable to use at least one selected from O 2 , CHx and SiHx as a plasma source, and an inert gas may be added in some cases.

이어서, 도 3c에 도시된 바와 같이 전체 구조 상부에 SOD를 코팅하고 큐어링 을 실시하여 SOD 박막(13)을 형성하고, 그 상부에 캡핑 산화막(14)을 증착한다. 이때, SOD로는 HSQ-SOG 또는 저유전율 SOD를 적용하는 것이 바람직하며, 큐어링 온도는 400~500℃을 적용한다. 한편, 캡핑 산화막(14)으로는 CVD 실리콘산화막 또는 PECVD 저유전율 절연막을 적용할 수 있으며, CVD 실리콘산화막을 적용하는 경우 유전상수가 높기 때문에 PECVD 저유전율 절연막 적용시에 비해 상대적으로 두껍게 증착하는 것이 금속배선의 정전용량 저감 측면에서 바람직하다. 한편, 캡핑 산화막(14)으로 PECVD 저유전율 절연막을 적용하는 경우에는 캡핑 산화막(14) 증착 전에 열처리를 실시하여 SOD 박막(13)과 캡핑 산화막(14)의 접착력 향상을 도모할 수 있으며, 열처리는 진공 또는 비반응성 가스 분위기(최대 10000sccm)에서 기판 온도 300~500℃로 10초~10분 동안 진행하는 것이 바람직하다.Next, as shown in FIG. 3C, SOD is coated on the entire structure and curing is performed to form the SOD thin film 13, and a capping oxide film 14 is deposited thereon. At this time, HSQ-SOG or low dielectric constant SOD is preferably used as the SOD, and the curing temperature is 400 to 500 ° C. As the capping oxide film 14, a CVD silicon oxide film or a PECVD low dielectric constant insulating film can be used. When a CVD silicon oxide film is used, the film is relatively thicker than the PECVD low dielectric constant insulating film because of its high dielectric constant. Which is preferable in terms of reducing the electrostatic capacity of the wiring. On the other hand, in the case of applying the PECVD low dielectric constant insulating film to the capping oxide film 14, the adhesion between the SOD thin film 13 and the capping oxide film 14 can be improved by performing the heat treatment before the capping oxide film 14 is deposited. It is preferable to proceed in a vacuum or non-reactive gas atmosphere (maximum 10000 sccm) at a substrate temperature of 300 to 500 ° C for 10 seconds to 10 minutes.

전술한 바와 같은 공정을 통해 층간절연막을 형성하는 경우, 라이너 PECVD 저유전율 산화막(12)의 증착 과정에서 박막 내에 포함된 불순물을 열처리를 통해 SOD 코팅 이전에 미리 탈기시켜 줌으로써 후속 SOD 큐어링 공정에서 박막 리프팅이 유발되는 것을 억제할 수 있다. 라이너 PECVD 저유전율 산화막(12)에 대한 플라즈마 처리는 라이너 PECVD 저유전율 산화막(12)의 표면 특성을 개선하여 라이너 PECVD 저유전율 산화막(12)과 SOD 박막(13)의 접착력을 강화시킴으로써 역시 박막 리프팅을 방지하는데 도움을 준다.In the case of forming the interlayer insulating film through the above-described process, the impurities contained in the thin film in the process of depositing the liner PECVD low dielectric constant oxide film 12 are degassed before the SOD coating through the heat treatment so that, in the subsequent SOD curing process, It is possible to suppress the occurrence of lifting. Plasma processing on the liner PECVD low dielectric constant oxide film 12 improves the surface characteristics of the liner PECVD low dielectric constant oxide film 12 to strengthen the adhesion between the liner PECVD low dielectric constant oxide film 12 and the SOD thin film 13, It helps to prevent.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.It is to be noted that the technical idea of the present invention has been specifically described according to the above preferred embodiment, but it should be noted that the above-mentioned embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

예컨대, 전술한 실시예에서는 라이너 PECVD 저유전율 산화막 증착 직후 열처리와 함께 플라즈마 처리를 실시하는 경우를 일례로 들어 설명하였으나, 열처리 만으로도 일정 효과를 얻을 수 있기 때문에 플라즈마 처리를 수행하지 않는 경우에도 본 발명은 적용된다.For example, in the above-described embodiments, the case where the plasma treatment is performed together with the heat treatment immediately after the liner PECVD low dielectric constant oxide film deposition has been described as an example. However, since the plasma treatment is not performed, .

전술한 본 발명은 라이너 PECVD 저유전율 산화막/SOD 박막/캡핑 산화막 구조의 층간절연막을 구현함에 있어서, 박막 리프팅을 억제할 수 있으며, 이로 인하여 반도체 소자의 수율을 개선하는 효과가 있다.In the present invention, thin film lifting can be suppressed in realizing an interlayer insulating film having a liner PECVD low dielectric constant oxide film / SOD thin film / capping oxide film structure, thereby improving the yield of semiconductor devices.

Claims (12)

하부 금속배선이 형성된 기판 전체 구조 표면을 따라 라이너 PECVD 저유전율 산화막을 증착하는 단계;Depositing a liner PECVD low dielectric constant oxide film along the entire substrate structural surface on which the lower metal interconnection is formed; 상기 라이너 PECVD 저유전율 산화막이 형성된 상기 기판에 대해 제1 열처리를 실시하는 단계;Performing a first heat treatment on the substrate on which the liner PECVD low dielectric constant oxide film is formed; 상기 라이너 PECVD 저유전율 산화막 상에 SOD 박막을 형성하는 단계; 및Forming an SOD thin film on the liner PECVD low dielectric constant oxide film; And 상기 SOD 박막 상에 캡핑 산화막을 형성하는 단계Forming a capping oxide film on the SOD thin film; 를 포함하는 반도체 소자의 층간절연막 형성방법.Wherein the interlayer insulating film is formed on the semiconductor substrate. 제1항에 있어서,The method according to claim 1, 상기 SOD 박막이 형성된 상기 기판에 대해 제2 열처리를 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.Further comprising: performing a second heat treatment on the substrate on which the SOD thin film is formed. 제1항에 있어서,The method according to claim 1, 상기 제1 열처리는 상기 라이너 PECVD 저유전율 산화막 증착 장비 내에서 수행하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.Wherein the first heat treatment is performed in the liner PECVD low dielectric constant oxide film deposition equipment. 제3항에 있어서,The method of claim 3, 상기 제1 열처리는 비반응성 가스 분위기 또는 고진공 상태에서 기판 온도 300~500℃로 10초~10분 동안 수행하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.Wherein the first heat treatment is performed in a non-reactive gas atmosphere or a high vacuum state at a substrate temperature of 300 to 500 DEG C for 10 seconds to 10 minutes. 제2항에 있어서,3. The method of claim 2, 상기 제2 열처리는 비반응성 가스 분위기 또는 고진공 상태에서 기판 온도 300~500℃로 10초~10분 동안 수행하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.Wherein the second heat treatment is performed in a non-reactive gas atmosphere or a high vacuum state at a substrate temperature of 300 to 500 DEG C for 10 seconds to 10 minutes. 하부 금속배선이 형성된 기판 전체 구조 표면을 따라 라이너 PECVD 저유전율 산화막을 증착하는 단계;Depositing a liner PECVD low dielectric constant oxide film along the entire substrate structural surface on which the lower metal interconnection is formed; 상기 라이너 PECVD 저유전율 산화막이 형성된 상기 기판에 대해 제1 열처리를 실시하는 단계;Performing a first heat treatment on the substrate on which the liner PECVD low dielectric constant oxide film is formed; 상기 라이너 PECVD 저유전율 산화막 표면에 대해 플라즈마 처리를 수행하는 단계;Performing a plasma treatment on the liner PECVD low dielectric constant oxide film surface; 상기 라이너 PECVD 저유전율 산화막 상에 SOD 박막을 형성하는 단계; 및Forming an SOD thin film on the liner PECVD low dielectric constant oxide film; And 상기 SOD 박막 상에 캡핑 산화막을 형성하는 단계Forming a capping oxide film on the SOD thin film; 를 포함하는 반도체 소자의 층간절연막 형성방법.Wherein the interlayer insulating film is formed on the semiconductor substrate. 제6항에 있어서,The method according to claim 6, 상기 SOD 박막이 형성된 상기 기판에 대해 제2 열처리를 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.Further comprising: performing a second heat treatment on the substrate on which the SOD thin film is formed. 제6항 또는 제7항에 있어서,8. The method according to claim 6 or 7, 상기 플라즈마 처리는 O2, CHx, SiHx 중 선택된 적어도 어느 하나를 플라즈마 소오스로 사용하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.Wherein the plasma treatment uses at least one selected from O 2 , CHx, and SiH x as a plasma source. 제8항에 있어서,9. The method of claim 8, 상기 플라즈마 처리는 O2, CHx, SiHx 중 선택된 적어도 어느 하나와 불활성 가스를 플라즈마 소오스로 사용하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.Wherein the plasma treatment uses at least one selected from O 2 , CHx, and SiH x and an inert gas as a plasma source. 제6항에 있어서,The method according to claim 6, 상기 제1 열처리는 상기 라이너 PECVD 저유전율 산화막 증착 장비 내에서 수행하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.Wherein the first heat treatment is performed in the liner PECVD low dielectric constant oxide film deposition equipment. 제10항에 있어서,11. The method of claim 10, 상기 제1 열처리는 비반응성 가스 분위기 또는 고진공 상태에서 기판 온도 300~500℃로 10초~10분 동안 수행하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.Wherein the first heat treatment is performed in a non-reactive gas atmosphere or a high vacuum state at a substrate temperature of 300 to 500 DEG C for 10 seconds to 10 minutes. 제7항에 있어서,8. The method of claim 7, 상기 제2 열처리는 비반응성 가스 분위기 또는 고진공 상태에서 기판 온도 300~500℃로 10초~10분 동안 수행하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.Wherein the second heat treatment is performed in a non-reactive gas atmosphere or a high vacuum state at a substrate temperature of 300 to 500 DEG C for 10 seconds to 10 minutes.
KR1020050011633A 2005-02-11 2005-02-11 Method for forming interlayer dielectric layer in semiconductor device KR100587633B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050011633A KR100587633B1 (en) 2005-02-11 2005-02-11 Method for forming interlayer dielectric layer in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050011633A KR100587633B1 (en) 2005-02-11 2005-02-11 Method for forming interlayer dielectric layer in semiconductor device

Publications (1)

Publication Number Publication Date
KR100587633B1 true KR100587633B1 (en) 2006-06-08

Family

ID=37182484

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050011633A KR100587633B1 (en) 2005-02-11 2005-02-11 Method for forming interlayer dielectric layer in semiconductor device

Country Status (1)

Country Link
KR (1) KR100587633B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637069A (en) * 1992-07-17 1994-02-10 Kawasaki Steel Corp Manufacture of semiconductor device
KR19980030940A (en) * 1996-10-30 1998-07-25 김영환 Method of forming interlayer dielectric film of semiconductor device
KR20030001952A (en) * 2001-06-28 2003-01-08 주식회사 하이닉스반도체 Method for fabricating semiconductor device
KR20050002045A (en) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 Method for gapfilling in semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637069A (en) * 1992-07-17 1994-02-10 Kawasaki Steel Corp Manufacture of semiconductor device
KR19980030940A (en) * 1996-10-30 1998-07-25 김영환 Method of forming interlayer dielectric film of semiconductor device
KR20030001952A (en) * 2001-06-28 2003-01-08 주식회사 하이닉스반도체 Method for fabricating semiconductor device
KR20050002045A (en) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 Method for gapfilling in semiconductor device

Similar Documents

Publication Publication Date Title
US7799693B2 (en) Method for manufacturing a semiconductor device
US20090104774A1 (en) Method of manufacturing a semiconductor device
JP5143769B2 (en) Semiconductor device and manufacturing method thereof
US20050245100A1 (en) Reliability improvement of SiOC etch with trimethylsilane gas passivation in Cu damascene interconnects
US20010030351A1 (en) Low temperature process for forming intermetal gap-filling insulating layers in silicon wafer integrated circuitry
JP4578332B2 (en) Semiconductor device and manufacturing method thereof
WO1999031725A1 (en) High integrity borderless vias with hsq gap filled patterned conductive layers
US20070173070A1 (en) Porous low-k dielectric film and fabrication method thereof
US11069568B2 (en) Ultra-thin diffusion barriers
JP2004200203A (en) Semiconductor device and its manufacturing method
US6955998B2 (en) Method for forming low dielectric layer of semiconductor device
KR100587633B1 (en) Method for forming interlayer dielectric layer in semiconductor device
JP2007157959A (en) Method of manufacturing semiconductor device, and semiconductor device
KR100780680B1 (en) Method for forming metal wiring of semiconductor device
JP4257252B2 (en) Manufacturing method of semiconductor device
JP2004296476A (en) Method of manufacturing semiconductor device
Shieh et al. Characteristics of fluorinated amorphous carbon films and implementation of 0.15 μm Cu/a-C: F damascene interconnection
JP4948278B2 (en) Manufacturing method of semiconductor device
US7902641B2 (en) Semiconductor device and manufacturing method therefor
JP2004522315A (en) Semiconductor structure
KR20040108598A (en) Manufacturing method of semiconductor device
JP2005175405A (en) Stacking structure and semiconductor device, and method of manufacturing the same
US10381264B2 (en) Process for producing connections to an electronic chip
US20060017166A1 (en) Robust fluorine containing Silica Glass (FSG) Film with less free fluorine
JP2009117673A (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110429

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee