KR19980030002A - 앰팩(mpeg) 데이터의 전송장치 - Google Patents

Abstract

본 발명에 따른 앰팩 데이터의 전송장치가 개시된다.

본 발명에 따른 저장 미디어에 기록된 앰팩 데이터를 리드하여 컴퓨터의 통신포트를 이용하여 소정의 단말장치에 전송하기 위한 전송장치는 상기 통신 포트로부터 출력된 앰팩 데이터를 각각 나누어 저장하는 두 개의 저장 메모리;, 상기 저장 메모리로부터 출력된 데이터를 래치하는 래치부;, 상기 래치부로부터 출력된 데이터를 데이터가 저장된 CPU 타입에 따라 데이터의 순서를 바꾸어 주는 비트 스웝; ,상기 비트 스웝된 패러럴 데이터를 시리얼로 변환하여 출력하는 패러럴/시리얼 변환부;, 상기 패러럴/시리얼 변환부로부터 출력된 시리얼 데이터의 속도에 따라 클럭에 동기시키는 동기 클럭부; 및 상기 동기 클럭부로부터 동기된 데이터를 상기 단말장치에 전송하는 구동부를 포함한다.

따라서, 상술한 바와 같이 본 발명에 의하면, 앰팩 데이터를 클럭의 동기에 맞춰 클럭의 소스만 결정하면 어떠한 앰팩 데이터도 속도에 맞춰 정확히 전송하는 효과를 갖는다.

Description

앰팩(MPEG) 데이터의 전송장치.

본 발명은 데이터 전송장치에 관한 것으로서, 더욱 상세하게는 컴퓨터로부터 출력된 앰펙 데이터를 단말장치에 전송하기 위한 서버로서 펌핑카드를 장착하여 데이터를 전송하는 장치에 관한 것이다.

컴퓨터 단말기에서 PCI 버스를 이용하여 구현된 서버가 ACT/Technico사에서 제공될 예정이나 가격이 고가이고 납기일도 지연되는 문제가 있다.

본 발명은 상술한 문제점을 해결하기 위해 창출된 것으로서, ISA 버스를 이용하여 펌핑카드를 통해 앰펙 데이터를 전송하는 장치를 제공하는 것을 그 목적으로 한다.

도 1은 본 발명에 따른 펌핑카드를 이용한 액팩 데이터의 전송장치를 설명하기 위한 도면이다.

도 2는 본 발명에 따른 클럭신호에 따라 동기되는 앰팩 데이터의 파형을 나타낸 도면이다.

상기의 목적을 달성하기 위한 본 발명에 따른 저장 미디어에 기록된 앰팩 데이터를 리드하여 컴퓨터의 통신포트를 이용하여 소정의 단말장치에 전송하기 위한 전송장치는 상기 통신 포트로부터 출력된 앰팩 데이터를 각각 나누어 저장하는 두 개의 저장 메모리; 상기 저장 메모리로부터 출력된 데이터를 래치하는 래치부; 상기 래치부로부터 출력된 데이터를 데이터가 저장된 CPU 타입에 따라 데이터의 순서를 바꾸어 주는 비트 스웝; 상기 비트 스웝된 패러럴 데이터를 시리얼로 변환하여 출력하는 패러럴/시리얼 변환부; 상기 패러럴/시리얼 변환부로부터 출력된 시리얼 데이터의 속도에 따라 클럭에 동기시키는 동기 클럭부; 및 상기 동기 클럭부로부터 동기된 데이터를 상기 단말장치에 전송하는 구동부를 포함하는 것을 특징으로 한다.

본 발명에 있어서, 상기 두 개의 저장 메모리는 제1 FIFO 메모리와 제2 FIFO 메모리로 구성함을 특징으로 한다.

본 발명에 있어서, 상기 저장 메모리에 각각 데이터를 나누어 저장하기 위한 소정의 제어신호(IOCS16)를 상기 PC 통신포트에 인가함을 특징으로 한다.

본 발명에 있어서, 상기 제1 FIFO 메모리에서는 메모리에 입력되는 데이터의 속도와 그 양이 저장된 메모리의 반 이하가 되었을때 이를 알리기 위한 HALF 플랙 체크신호(HF)를 출력하고, 상기 제2 FIFO 메모리에서는 메모리에 저장된 데이터가 출력되고 잔여 데이터가 없을 때 출력되는 앰프티(EMPTY)플랙 신호(EF)을 출력함을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다.

도 1은 본 발명에 따른 펌핑카드를 이용한 액팩 데이터의 전송장치를 설명하기 위한 도면이다.

도 1에 있어서, 참조부호 10은 ISA 버스를 이용하는 PC 슬롯을, 참조부호 12는 펌핑카드를, 참조부호 14는 단말장치(SETBOX)를 각각 나타낸다.

펌핑카드(12)는 제1 FIFO 메모리(120), 제2 FIFO 메모리(122), 제1 과 제2 FIFO 메모리(120)(122)로부터 출력된 데이터를 래치하는 래치부(124), 래치(124)로부터 출력된 데이터를 CPU 타입에 따라 데이터를 바꾸어 주는 비트 스웝(126), 비트 스웝된 데이터의 패러럴을 시리얼로 변환하여 출력하는 패러럴/시리얼 변환부(128), 시리얼로 변환된 데이터의 속도에 따라 클럭의 동기를 맞추는 동기 클럭부(130) 및 데이터를 단말장치에 전송하기 위한 구동부(132)로 이루어진다. 여기서 PC 슬롯에 인가되는 IOCS16 신호는 제1 FIFO 메모리(120)와 제2 FIFO 메모리(122)에 각각 8비트의 데이터가 저장되도록 제어하는 신호이다. 또한, 제1 FIFO 메모리(120)에서 제공되는 HALF플랙 체크 신호(HF)는 제1 FIFO 메모리(120)에 입력되는 데이터의 속도와 그 양에 따라 메모리(120)에 저장된 데이터의 양이 저장된 메모리의 반 이하가 되었을때 이를 알리기 위한 신호이다. 또한, 제2 FIFO 메모리(122)에서 제공되는 앰프티(EMPTY)플랙 신호(EF)는 메모리에 저장된 데이터가 출력되고 잔여 데이터가 없을 때 출력되는 신호이다.

이어서, 도 1에 도시된 전송장치의 동작을 설명하면 다음과 같다.

ISA 인터페이스를 이용하는 PC에서 출력된 앰팩 데이터는 본 발명에 의한 펌핑카드(12)를 장착하여 PC의 통신 포트를 이용하여 단말장치에 전송한다. 먼저, 단말장치에서 PC쪽으로 데이터 수신메시지를 요청하면, 하드 디스크 드라이브 또는 CD-ROM 등의 저장 미디어에 저장된 데이터는 단말기로 설정되어 있는 어드레스를 이용하여 전송된다. 펌핑카드(12)에서는 이 데이터를 전송하여 소정의 처리를 거쳐 단말장치에 전송하게 된다. 여기서 펌핑카드의 동작에 대해 상세히 설명하면, 우선 PC슬롯을 통해 수신된 16비트의 데이터는 제1 FIFO 메모리(120)과 제2 FIFO 메모리(122)에 각가 8비트의 데이터로 나뉘어 저장된다. 여기서, 제1 FIFO 메모리(120)에서는 메모리에 저장되는 데이터의 양에 따라 HALF 플랙 체크신호를 PC슬롯에 전송한다. 또한, 제2 FIFO 메모리(122)에서는 패러럴/시리얼 변환부(128)에 앰프티 플랙신호를 전송한다. 각가의 메모리(120),(122)로부터 출력된 데이터를 래치하는 래치부(124)에서는 패러럴/시리얼 변환부(128)에서 제공되는 출력 인에이블신호(OE)에 따라 데이터를 출력한다. 래치부(124)로부터 데이터를 수신한 비트 스웝(SWAP)에서는 CUP의 타입에 따라 전송된 데이터의 위치를 정상적으로 바꾸어 출력한다. 비트스웝(126)으로부터 출력된 데이터는 입력되는 클럭에 맞춰 패러럴/시리얼 변환부(128)에서 처리된다. 시리얼 데이터로 변환된 데이터는 동기 클럭부(130)에서 전송되는 데이터의 속도에 따라 클럭의 동기를 맞춰 출력한다. 동기가 맞춰진 데이터는 구동부(132)에서 전송을 위한 소정의 처리가 진행된후 단말장치(14)에 전송된다.

도 2는 본 발명에 따른 클럭신호에 따라 동기되는 앰팩 데이터의 파형을 나타낸 도면이다.

상술한 바와 같이 본 발명에 따른 앰팩 데이터의 전송장치는 앰팩 데이터를 클럭의 동기에 맞춰 클럭의 소스만 결정하면 어떠한 앰팩 데이터도 속도에 맞춰 정확히 전송하는 효과를 갖는다.

Claims (4)

1. 저장 미디어에 기록된 앰팩 데이터를 리드하여 컴퓨터의 통신포트를 이용하여 소정의 단말장치에 전송하기 위한 전송장치에 있어서,

   상기 통신 포트로부터 출력된 앰팩 데이터를 각각 나누어 저장하는 두 개의 저장 메모리;

   상기 저장 메모리로부터 출력된 데이터를 래치하는 래치부;

   상기 래치부로부터 출력된 데이터를 데이터가 저장된 CPU 타입에 따라 데이터의 순서를 바꾸어 주는 비트 스웝;

   상기 비트 스웝된 패러럴 데이터를 시리얼로 변환하여 출력하는 패러럴/시리얼 변환부;

   상기 패러럴/시리얼 변환부로부터 출력된 시리얼 데이터의 속도에 따라 클럭에 동기시키는 동기 클럭부; 및

   상기 동기 클럭부로부터 동기된 데이터를 상기 단말장치에 전송하는 구동부를 포함하는 액팩 데이터의 전송장치.
2. 제1항에 있어서, 상기 두 개의 저장 메모리는 제1 FIFO 메모리와 제2 FIFO 메모리로 구성함을 특징으로 하는 액팩 데이터의 전송장치.
3. 제1항과 제2항에 있어서, 상기 저장 메모리에 각각 데이터를 나누어 저장하기 위한 소정의 제어신호(IOCS16)를 상기 PC 통신포트에 인가함을 특징으로 하는 액팩 데이터의 전송장치.
4. 제2항에 있어서, 상기 제1 FIFO 메모리에서는 메모리에 입력되는 데이터의 속도와 그 양이 저장된 메모리의 반 이하가 되었을 때, 이를 알리기 위한 HALF 플랙 체크신호(HF)를 출력하고, 상기 제2 FIFO 메모리에서는 메모리에 저장된 데이터가 출력되고 잔여 데이터가 없을 때 출력되는 앰프티(EMPTY)플랙 신호(EF)를 출력함을 특징으로 하는 액팩 데이터의 전송장치.