KR19980025930A

KR19980025930A - 아날로그/디지탈변환기의 샘플링에러 방지회로

Info

Publication number: KR19980025930A
Application number: KR1019960044248A
Authority: KR
Inventors: 장미경
Original assignee: 구자홍; 엘지전자 주식회사
Priority date: 1996-10-07
Filing date: 1996-10-07
Publication date: 1998-07-15

Abstract

본 발명은 아날로그전압을 디지탈신호로 변환하여 출력하는 기술에 관한 것으로, 종래의 아날로그/디지탈변환기에 있어서는 설계조건이나 기타 다른 이유로 인하여 각각의 비교기에 공급되는 클럭신호가 소정의 지연시간을 갖는 경우가 빈번히 발생됨에도 불구하고, 이에 대한 해결수단이 강구되어 있지 않아 본의 아니게 서로 다른 아날로그 입력전압을 샘플링하게 되고, 이에 의해 샘플링 에러가 발생되는 결함이 있었다.

따라서, 본 발명은 이를 해결하기 위하여, 아날로그 전압을 디지탈값으로 변환하는 D/A변환기에 있어서, 다수개의 피엘엘(PLL1-PLL8)을 구비하여 클럭발생기(14)에서 비교부(12)의 첫번째 비교기(CP1)에 공급되는 클럭신호(CK1)를 각기 록킹처리하여 해당 비교기(CP2-CP8)의 클럭신호(CK2-CK8)로 공급하는 피엘엘부(15)를 포함시켜 구성한 것이다.

Description

아날로그/디지탈변환기의 샘플링에러 방지회로

제1도는 일반적인 플래쉬 타입 아날로그/디지탈변환기의 회로도.

제2도는 본 발명 아날로그/디지탈변환기의 샘플링에러 방지회로도.

제3도는 제2도에서 피엘엘부의 일실시 예시 상세 블록도.

*도면의 주요부분에 대한 부호의 설명*

11:기준전압 발생부12:비교부

13:엔코더14:클럭 발생기

15:피엘엘부15A:위상 검출기

15B:저역필터15C:브이씨오

15D:주파수 분주기

본 발명은 아날로그전압을 디지탈신호로 변환하여 출력하는기술에 관한 것으로, 특히 아날로그전압을 N비트의 디지탈신호로 변환하여 출력함에 있어서 각각의 비교기에 공급되는 클럭신호의 타이밍이 일치되지 않아 샘플링에러가 발생되는 것을 방지하는데 적당하도록한 아날로그/디지탈변환기의 샘플링에러 방지회로에 관한 것이다.

제1도는 일반적인 플래쉬 타입 아날로그/디지탈변환기의 회로도로서 이에 도시한 바와 같이, 직렬접속된 다수개의 저항(R1-R9)으로 전원단자전압(Vcc)을 분주하여 기준전압(V_ref1-V_rdf8)을 발생하는 기준전압 발생부(11)와; 비교기(CP1~CP8)를 이용하여 외부로부터 공급되는 아날로그전압(Vin)을 상기 기준전압(V_ref1-V_rdf8)과 각기 비교하여 8비트의 샘플링출력을 발생하는 비교부(12)와; 상기 비교부(12)에서 출력되는 8bit의 샘플링 출력을 소정의 형식으로 부호화 처리하여 출력하는 엔코더(13)와; 상기 각각의 비교기(CP1~CP8)에 클럭신호(CK)를 공급하는 클럭발생기(14)로 구성된 것으로, 이의 작용을 설명하면 다음과 같다.

직렬접속된 다수개의 저항(R1-R9)에 의해 전원단자전압(Vcc)이 분주되어 기준전압(V_ref1-V_rdf8)이 발생되며, 외부로부터 입력전압(Vin)이 공급될때 비교기(CP1-CP8)는 클럭신호 발생기(14)에서 출력되는 클럭신호(CK)에 동기하여 그 입력전압(Vin)을 상기 기준전압(V_ref1-V_rdf8)과 비교하게 된다.

이때, 엔코더(13)는 상기 비교기(CP1-CP8)의 출력신호를 근거로 상기 입력전압(Vin)의 디지탈값을 산출한 후 이를 부호화 처리하여 N비트의 디지탈출력(DOUT)을 외부로 출력하게 된다.

여기서, 간과할 수 없는 사항은 아날로그/디지탈변환기를 구현함에 있어서, 각 비교기(CP1-CP8)를 제어하기 위한 클럭신호(CK) 전송라인이 길어지거나, 비트수에 따라 그 전송라인의 부하정도가 다르게 나타나는 경우가 빈번히 발생되고, 이와 같은 경우 각 비교기가 본의 아니게 서로 다른 아날로그 입력전압을 샘플링하게 된다는 것이다.

예로써, 8bit의 아날로그/디지탈변환기를 구현하는 경우, 2⁸-1개의 비교기를 필요로 하는데, 첫번째 비교기부터 마지막의 255번째 비교기에 공급되는 각각의 클럭신호는 어느정도의 지연시간을 갖게 되고, 이로 인하여 본의 아니게 서로 다른 아날로그 입력전압을 샘플링하게 된다.

이와 같이 종래의 아날로그/디지탈변환기에 있어서는 설계조건이나 기타 다른 이유로 인하여 각각의 비교기에 공급되는 클럭신호가 소정의 지연시간을 갖는 경우가 빈번히 발생됨에도 불구하고, 이에 대한 해결수단이 강구되어 있지 않아 본의 아니게 서로 다른 아날로그 입력전압을 샘플링하게 되고, 이에 의해 샘플링 에러가 발생되는 결함이 있었다.

따라서, 본 발명의 목적은 클럭신호 발생기에서 각각 비교기로 공급되는 클럭신호에 피엘엘을 걸어 타이밍이 서로 일치된 클럭신호를 공급하는 아날로그/디지탈변환기의 샘플링에러 방지회로를 제공함에 있다.

제2도는 상기의 목적을 달성하기 위한 본 발명 아날로그/디지탈변환기의 샘플링에러 방지회로의 일실시 예시도로서 이에 도시한 바와 같이, 직렬접속된 다수개의 저항(R1-R9)으로 전원단자전압(Vcc)을 분주하여 기준전압(V_ref1-V_rdf8)을 발생하는 기준전압 발생부(11)와; 비교기(CP1~CP8)를 이용하여 외부로부터 공급되는 아날로그 전압(Vin)을 상기 기준전압(V_ref1-V_rdf8)과 각기 비교하여 8비트의 샘플링출력을 발생하는 비교부(12)와; 상기 비교부(12)에서 출력되는 8bit의 샘플링 출력을 소정의 형식으로 부호화 처리하여 출력하는 엔코더(13)와; 상기 각각의 비교기(CP1~CP8)에서 필요로 하는 클럭신호를 생성하는 클럭발생기(14)와 다수개의 피엘엘(PLL1-PLL7)을 구비하여 상기 클럭발생기(14)에서 비교부(12)의 비교기(CP1)에 공급되는 클럭신호(CK1)를 각기 록킹처리하여 해당 비교기(CP2-CP8)의 클럭신호(CK2-CK8)로 공급하는 피엘엘부(15)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용 및 효과를 첨부한 제3도를 참조하여 상세히 설명하면 다음과 같다.

직렬접속된 다수개의 저항(R1-R9)에 의해 전원단자전압(Vcc)이 분주되어 기준전압(V_ref1-V_rdf8)이 발생되며, 외부로부터 입력전압(Vin)이 공급될때 각각의 비교기(CP1-CP8)는 클럭신호(CK1-CK8)에 동기하여 그 입력전압(Vin)을 상기 기준전압(V_ref1-V_rdf8)과 비교하게 된다.

그런데, 상기 비교기(CP1)에 공급되는 클럭신호(CK1)는 종래와 같이 클럭 발생기(14)에서 직접 출력되는 클럭신호이지만, 나머지 비교기(CP2-CP8)에 공급되는 클럭신호(CK2-CK8)는 종래와 달리 피엘엘부(15)에서 클럭신호(CK1)에 록킹된 클럭신호이므로 그 각각의 비교기(CP1-CP8)가 동시 타이밍으로 기준전압(V_ref1-V_rdf8)을 샘플링할 수 있게 되고, 이로 인하여 샘플링에러가 발생되지 않는다.

한편, 상기와 같이 비교기(CP1-CP8)에 동시 타이밍으로 클럭신호(CK1-CK8)를 공급하기 위한 피엘엘부(15)의 클럭신호(CK) 록킹작용을 피엘엘( PLL1)을 예로하여 설명하면 다음과 같다.

위상검출기(15A)는 상기 클럭발생기(14)에서 출력되는 클럭신호(CK)의 위상을 검출하여 그에 따른 전압을 출력하게 되고, 이는 저역필터(15B)를 통해 직류성분의 전압으로 변환되어 브이씨오(15C)에 공급된다. 이에 따라 상기 브이씨오(15C)는 그 입력 직류전압에 상응하는 클럭신호( CK2)를 발진하여 상기 비교기(CP2)의 클럭신호로 공급함과 아울러 다음단의 피엘엘(PLL2)의 입력으로 공급하게 된다. 또한, 상기 피엘엘( PLL1)에서 발진된 클럭신호(CK1)는 주파수 분주기(15D)를 통해 분주처리되어 상기 위상검출기(15A)에서 다음 클럭신호의 위상을 검출하는데 사용된다.

다음단의 피엘엘(PLL2)은 상기 피엘엘(PLL1)에서 록킹된 클럭신호(CK2)를 공급받아 클럭신호(CK3)를 록킹하여 비교기(CP3)의 클럭신호로 공급하게 되며, 이와 같이 다음단의 피엘엘(PLL3-PLL7)도 클럭신호를 록킹하여 비교기(CP4-CP8)의 클럭신호(CK4-CK8)로 공급하게 되는데, 그 피엘엘(PLL1-PLL7)의 록킹동작이 동시 타이밍으로 이루어지기 때문에 결국, 상기 비교기(CP1-CP8)에 공급되는 클럭신호(CK1-CK8)도 정확하게 동시 타이밍으로 공급되어 종래와 같은 샘플링 에러가 발생되지 않는다.

이상에서 상세히 설명한 바와 같이, 본 발명은 피엘엘을 이용하여 비교기에 공급되는 클럭신호가 동시 타이밍으로 공급되게 함으로써 설계조건이나 기타 다른 이유로 인하여 샘플링에러가 발생되는 것을 방지할 수 있는 효과가 있다.

Claims

다수개의 비교기를 구비하여 외부로부터 공급되는 아날로그전압(Vin)을 다수개의 기준전압과 각기 비교하여 소정 비트의 샘플링출력을 발생하는 비교부(12)와; 다수개으 피엘엘을 구비하여 클럭발생기(14)에서 상기 비교부(12)의 첫번째 비교기에 공급되는 클럭신호를 각기 록킹처리하여 해당 비교기의 클럭신호로 공급하는 피엘엘부(15)를 포함하여 구성한 것을 특징으로 하는 아날로그/디지탈변환기의 샘플링에러 방지회로.
제1항에 있어서, 피엘엘부(15)는 클럭발생기(14)에서 상기 비교부(12)의 첫번째 비교기(CP1)에 공급되는 클럭신호(CK1)의 위상을 검출하여 그에 상응하는 전압을 발생하는 위상검출기(15A)와, 상기 위상검출기(15A)에서 출력되는 전압을 직류전압으로 변환하는 저역필터(15B)와; 상기 저역필터(15B)의 출력전압에 상응되는 주파수의 클럭신호(CK2)를 생성하는 브이씨오(15C)와; 상기 브이씨오(15C)에서 출력되는 클럭신호( CK2)를 분주처리하여 상기 위상 검출기(15A)로 하여금 다음번 클럭신호(CK)의 위상을 검출하는데 사용하도록 하는 주파수 분주기(15D)로 하나의 피엘엘(PLL1)을 구성하고, 이와 같이 구성되는 다수개의 피엘엘을 복수개 종속적으로 접속하여 구성한 것을 특징으로 하는 아날로그/디지탈변환기의 샘플링에러 방지회로.