KR19980020762A - 54 x 54 곱셈기 - Google Patents

54 x 54 곱셈기 Download PDF

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김성원
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김광호
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Abstract

본 발명은 54 1* 54 곱셈기에 관한 것으로서, 피승수의 비트값이 1이면 승수의 비트값을 그대로 출력하고, 피승수의 비트값이 0이면 비트값 0을 출력하여, 54비트로 구성된 54개의 수직데이타를 생성하는 인코딩수단; 상기 인코딩수단에서 출력되는 각 수직데이타에 대하여 연산하여 합신호 및 캐리신호를 생성하는 54개의 압축수단; 및 상기 캐리신호들의 전파와 함께 상기 합신호들을 합하여 곱셈결과를 발생하는 가산수단을 구비하고, 상기 압축수단들 중 제n번째(여기서, n=1,2, ..., 54) 압축수단은, 제n번째 수직데이타들 중 9비트씩 차례대로 입력되어, 합신호와 캐리신호로 압축된 데이타를 생성하는 6개의 9-2압축수단; 상기 9-2압축수단에서 출력되는 12비트들 중 6비트씩 차례대로 입력되어, 합신호와 캐리신호로 압축된 데이타를 생성하는 2개의 6-2압축수단; 및 상기 6-2압축수단에서 출력되는 4비트들이 입력되어, 합신호와 캐리신호로 압축된 최종 합신호와 캐리신호를 생성하는 4-2압축수단을 포함함을 특징으로 하여, 비트 수가 많은 수들에 대한 곱셈 연산 속도를 보다 향상시킬 수 있다.

Description

54 1* 54 곱셈기
본 발명은 곱셈기(multiplier)에 관한 것으로서, 더 상세하게는 부스알고리즘을 사용하지 않고 간단한 인코더 및 높은 압축률을 갖는 압축기를 사용한 곱셈기에 관한 것이다.
541*54 곱셈기는 많은 비트 수를 가진 숫자들 간의 곱셈 연산에 있어서 필수불가결한 요소이며, DSP 등과 같은 칩에서 전체 수행속도를 좌우하는 중요한 장치이다. 이러한 곱셈기는 54비트의 입력을 개선된 부스 인코더(Modified Booth Encoder)를 이용하여 그 데이터를 반으로 압축하고, 다시 4-2압축기들을 이용하여 그 데이터를 2비트까지 압축한다. 그리고 최종적으로 108비트 캐리 룩어헤드 가산기(carry lookahead adder; 이하, 0bCLA0c로 약칭한다)를 연결하여 원하는 출력을 얻는다. 이러한 곱셈기의 구조는 A 4.4ns CMOS 54x54-b Multiplier Using Pass-Transistor Multiplexer (N. Ohkubo 등, IEEE JOURNAL OF SOLID-STATE CIRCUITS. VOL.30 NO.3 MARCH 1995)에 개시되어 있다.
도 1은 종래의 54x54 곱셈기의 구조를 도시한 도면이다. 개선된 부스 알고리즘(11)을 이용하여 얻은 27비트의 부분적(Partial Product)으로 구성된 수직데이터는 4-2압축기(compressor)들로 구성된 Wallace's Tree부(13)를 거쳐 합(sum)과 캐리(carry)의 두 비트로 압축된다. 4-2압축기들의 트리에 의해 합과 캐리로 압축된 각 수직데이터는 동등한 지연시간을 갖고 CLA(15)에 입력되고, CLA는 541*54 곱셈기의 최종 데이터를 발생한다. 제n번째 수직데이타의 연산에 사용되는 각 4-2압축기는 5개의 데이터를 입력받아 3개의 데이터를 출력한다. 여기서, 입력데이터는 4 비트의 수직데이터 및 제(n-1)번째 수직데이타의 연산에 관련된 4-2압축기에서 출력된 캐리신호이며, 출력데이타는 합신호, 캐리신호 및 제(n+1)번째 수직데이타의 연산에 관련된 4-2압축기로 출력될 캐리신호이다. 부스 인코더는 부스알고리즘에 따라 승수 및 피승수를 처리한다. 이러한 종래의 곱셈기에서는 수직데이타를 생성하기 위하여 부스 알고리즘을 구현하는 인코더를 채용하고 있기 때문에 하드웨어가 복잡해지고 수행속도도 다소 떨어지는 문제점이 있었다.
본 발명이 이루고자 하는 기술적 과제는, 부스알고리즘 인코더를 사용하지 않고 직접적으로 입력 데이터를 인코딩한 후 비트의 압축률이 높은 압축기를 사용하는 54x54 곱셈기를 제공하는 것이다.
도 1은 종래의 54x54 곱셈기의 구조를 도시한 도면이다.
도 2는 본 발명에 의한 54x54 곱셈기의 구성을 도시한 도면이다.
도 3은 9-2압축기의 구조를 도시한 블록도이다.
도 4는 6-2압축기의 구조를 도시한 블록도이다.
도 5는 4-2압축기의 구조를 도시한 블록도이다.
도 6은 본 발명에 의한 곱셈기에서 입력신호와 출력신호와의 시간 관계를 도시한 도면이다.
도 7은 종래의 곱셈기와 본 발명에 의한 곱셈기에 의한 연산 속도를 비교하기 위한 도면이다.
도면의 주요부분에 대한 부호의 설명
21...인코더,
23...트리구조,
25...CLA(carry lookahead adder).
상기 과제를 이루기 위하여 본 발명에 따른 541*54 곱셈기는, 피승수의 비트값이 1이면 승수의 비트값을 그대로 출력하고, 피승수의 비트값이 0이면 비트값 0을 출력하여, 54비트로 구성된 54개의 수직데이타를 생성하는 인코딩수단; 상기 인코딩수단에서 출력되는 각 수직데이타에 대하여 연산하여 합신호 및 캐리신호를 생성하는 54개의 압축수단; 및 상기 캐리신호들의 전파와 함께 상기 합신호들을 합하여 곱셈결과를 발생하는 가산수단을 구비하고, 상기 압축수단들 중 제n번째(여기서, n=1,2, ..., 54) 압축수단은, 제n번째 수직데이타들 중 9비트씩 차례대로 입력되어, 합신호와 캐리신호로 압축된 데이타를 생성하는 6개의 9-2압축수단; 상기 9-2압축수단에서 출력되는 12비트들 중 6비트씩 차례대로 입력되어, 합신호와 캐리신호로 압축된 데이타를 생성하는 2개의 6-2압축수단; 및 상기 6-2압축수단에서 출력되는 4비트들이 입력되어, 합신호와 캐리신호로 압축된 최종 합신호와 캐리신호를 생성하는 4-2압축수단을 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하면서 본 발명에 따른 곱셈기의 바람직한 실시예를 상세하게 설명한다.
도 2는 본 발명에 따라 54 비트의 승수와 54 비트의 피승수를 곱셈하여 그 결과를 획득하는 54x54 곱셈기의 구성을 도시한 도면이다. 541*54 곱셈기는 소정의 알고리즘에 따라 54비트로 구성된 54개의 수직데이타를 생성하는 인코더(21), 각 수직데이타에 대하여 연산하여 합신호 및 캐리신호의 두 비트로 압축하는 54개의 왈라스트리(Wallace's Tree)부(23)(도면에는 제n번째 수직데이타가 입력되는 제n번째 트리부 하나만 도시됨), 및 캐리신호들의 전파와 함께 합신호들을 합하여 곱셈결과를 발생하는 CLA(25)를 포함한다.
인코더(21)는 54비트의 승수 및 54비트의 피승수가 입력되어, 피승수의 비트값이 1이면 승수의 비트값을 그대로 출력하고, 피승수의 비트값이 0이면 비트값 0을 출력하여, 54비트로 구성된 54개의 수직데이타를 생성한다. 인코더(21)는 멀티플렉서로 구성되어, 제n번째 수직데이타는 승수를 제n번째 피승수 비트값(여기서, n=1,2, ...,54)으로 곱한 부분적(Partial Product)이 된다. 그렇게 함으로써, 피승수의 하위비트에 대한 부분적부터 상위비트에 대한 부분적이 제1, 제2, ..., 제n, ..., 제54수직데이타로 형성된다.
아래의 표 1은 4x4 곱셈기의 경우를 예로 들어 설명한다. 4비트의 승수 (A)와 4비트의 피승수 (B)를 곱하는 경우, 각 수직데이타는 (B)의 비트값이 0이면 0이 되고 (B)의 비트값이 1이면 (A)값이 된다. 하위비트부터 차례대로 생성된 (1), (2), (3) 및 (4)는 각각 제1, 제2, 제3 및 제4수직데이타를 형성하여, 이 값들이 트리부(23)로 입력된다.
1 1 0 1 ..... (A)X) 1 0 0 1 ..... (B)------------1 1 0 1 ..... (1)0 0 0 0 ..... (2)1 1 0 1 ..... (3)0 0 0 0 ..... (4)
도 2에 도시된 트리부(23)는 제n번째 수직데이타가 입력되며, 6개의 9-2압축기, 2개의 6-2압축기 및 1개의 4-2압축기를 포함하여 구성된다. 9-2압축기는 인코더에서 출력되는 수직데이타가 9비트씩 차례대로 입력되어, 합비트와 캐리비트로 압축된 데이타를 생성하고, 6-2압축기는 9-2압축수단에서 출력되는 12비트들이 6비트씩 차례대로 입력되어, 합비트와 캐리비트로 압축된 데이타를 생성하고, 4-2압축기는 6-2압축수단에서 출력되는 4비트들이 입력되어, 합비트와 캐리비트로 압축된 최종 합비트와 캐리비트를 생성한다.
그리고 캐리 룩어헤드 가산기(CLA)(25)는 54개의 수직데이타와 각가 관련된 54개의 트리구조에 의해 출력된 합비트와 캐리비트(총 108비트의 데이타)가 동등한 지연시간을 갖고 입력되어, 541*54 곱셈기의 최종 곱셈 결과 데이터를 발생한다.
도 3은 도 2에 도시된 제n번째 트리구조에 포함된 9-2압축기 (예컨데, 제M번째 9-2압축기(여기서, M=1,2, ..,6))의 구조를 도시한 블록도이다. 하나의 9-2압축기는 인코더에서 출력된 54비트의 수직데이타 중 9비트, 및 제(n-1)번째 트리구조의 제M번째 9-2압축기에서 생성된 6 캐리비트들을 입력으로 하여, 합비트, 캐리비트 및 제(n+1)번째 트리구조의 제M번째 9-2압축기로 출력될 캐리비트를 출력한다.
제1, 제2 및 제3전가산기(31, 32, 33)는 9비트의 수직데이타에서 3비트씩의 수직데이타가 각각 입력되어, 제1, 제2 및 제3합비트 그리고 제(n+1)번째 트리구조의 제M번째 9-2압축기로 출력될 제1, 제2 및 제3캐리비트(Cout1, Cout2, Cout3)를 각각 발생한다. 제4전가산기(34)는 제1, 제2, 제3합비트가 입력되어, 제4합비트 및 제(n+1)번째 트리구조의 제M번째 9-2압축기로 출력될 제4캐리비트(Cout4)를 발생한다. 제5전가산기(35)는 제(n-1)번째 트리구조의 제M번째 9-2압축기에서 출력된 제1, 제2 및 제3캐리비트(Cin1, Cin2, Cin3)가 입력되어, 제5합비트 및 제(n+1)번째 트리구조의 제M번째 9-2압축기로 출력될 제5캐리비트(Cout5)를 발생한다. 제6전가산기(36)는 제4합비트, 제5합비트 및 제(n-1)번째 트리구조의 제M번째 9-2압축기에서 출력된 제4캐리비트(Cin4)가 입력되어, 제6합비트 및 제(n+1)번째 트리구조의 제M번째 9-2압축기로 출력될 제6캐리비트(Cout6)를 발생한다. 그리고 제7전가산기(37)는 제6합비트 및 제(n-1)번째 트리구조의 제M번째 9-2압축기에서 출력된 제5, 제6캐리비트(Cin5, Cin6)가 입력되어, 최종적인 합비트(SUM) 및 캐리비트(CARRY)를 발생한다.
도 4는 도 2에 도시된 제n번째 트리구조에 포함된 6-2압축기(예컨데, 제M번째 6-2압축기(여기서, M=1,2))의 구조를 도시한 블록도이다. 하나의 6-2압축기는 6개의 9-2압축기들에서 출력된 12비트의 수직데이타 중 6비트 및 제(n-1)번째 트리구조의 제M번째 6-2압축기에서 생성된 3 캐리비트들을 입력으로 하여, 합비트, 캐리비트 및 제(n+1)번째 트리구조의 제M번째 6-2압축기로 출력될 캐리비트를 출력한다.
제1 및 제2전가산기(41, 42)는 3비트씩의 수직데이타가 각각 입력되어, 제1 및 제2합비트, 그리고 제(n+1)번째 트리구조의 제M번째 6-2압축기로 출력될 제1 및 제2캐리비트(Cout1, Cout2)를 각각 발생한다. 제3전가산기(43)는 제(n-1)번째 트리구조의 제M번째 6-2압축기에서 출력된 제1, 제2 및 제3캐리비트(Cin1, Cin2, Cin3)가 입력되어, 제3합비트 및 제(n+1)번째 트리구조의 제M번째 6-2압축기로 출력될 제3캐리비트(Cout3)를 발생한다. 제4전가산기(44)는 제1, 제2 및 제3합비트가 입력되어, 최종적인 합비트(SUM) 및 캐리비트(CARRY)를 발생한다.
도 5는 도 2에 도시된 제n번째 트리구조에 포함된 4-2압축기의 구조를 도시한 블록도이다. 4-2압축기는 2개의 6-2압축기들에서 출력된 4비트 및 제(n-1)번째 트리구조의 4-2압축기에서 생성된 1 캐리비트를 입력으로 하여, 합비트, 캐리비트 및 제(n+1)번째 트리구조의 4-2압축기로 출력될 캐리비트를 출력한다.
제1전가산기(51)는 6-2압축기들에서 출력된 4비트 중 하위 3비트의 데이타가 입력되어, 제1합비트 및 제(n+1)번째 트리구조의 4-2압축기로 출력될 제1캐리비트(Cout1)를 발생한다. 제2전가산기(52)는 6-2압축기들에서 출력된 4비트 중 최상위 1비트의 데이타, 제1합비트 및 제(n-1)번째 트리구조의 4-2압축기에서 출력된 캐리비트(Cin1)가 입력되어 최종적인 합비트(SUM) 및 캐리비트(CARRY)를 발생한다. 이 때 출력된 합비트(SUM) 및 캐리비트(CARRY)는 CLA로 입력된다.
도 6은 본 발명에 의한 곱셈기에서 입력신호(61)와 출력신호(62)와의 시간 관계를 도시한 것으로, 입력이 인가된 때로부터 출력이 발생할 때까지 약 9.8ns가 걸린다는 것을 알 수 있다.
도 7은 종래의 곱셈기(71)와 본 발명에 의한 곱셈기(72)에 의한 연산 속도를 비교하기 위한 도면으로, 이것은 SPICE 시뮬레이션에 의하여 수행된 결과이다. 도시된 바와 같이, 크리티컬 패스(Critical Path)에 대한 연산속도가 종래에는 11.1ns, 본 발명에 의하면 9.8ns가 소요되어, 본 발명에서는 종래에 비하여 그 연산에 걸리는 시간이 약 12% 정도 감소됨을 알 수 있다.
상술한 바와 같이 본 발명에 따른 54 1* 54 곱셈기는, 부스알고리즘 인코더를 사용하지 않고 직접적으로 입력 데이터를 인코딩한 후 비트의 압축률이 높은 압축기를 사용함으로써, 비트 수가 많은 수들에 대한 곱셈 연산 속도를 보다 향상시킬 수 있다.

Claims (7)

  1. 54 비트의 승수와 54 비트의 피승수를 곱셈하여 그 결과를 획득하는 541*54 곱셈기에 있어서,
    피승수의 비트값이 1이면 승수의 비트값을 그대로 출력하고, 피승수의 비트값이 0이면 비트값 0을 출력하여, 54비트로 구성된 54개의 수직데이타를 생성하는 인코딩수단;
    상기 인코딩수단에서 출력되는 각 수직데이타에 대하여 연산하여 합신호 및 캐리신호를 생성하는 54개의 압축수단; 및
    상기 캐리신호들의 전파와 함께 상기 합신호들을 합하여 곱셈결과를 발생하는 가산수단을 구비하고,
    상기 압축수단들 중 제n번째(여기서, n=1,2, ..., 54) 압축수단은,
    제n번째 수직데이타들 중 9비트씩 차례대로 입력되어, 합신호와 캐리신호로 압축된 데이타를 생성하는 6개의 9-2압축수단;
    상기 9-2압축수단에서 출력되는 12비트들 중 6비트씩 차례대로 입력되어, 합신호와 캐리신호로 압축된 데이타를 생성하는 2개의 6-2압축수단; 및
    상기 6-2압축수단에서 출력되는 4비트들이 입력되어, 합신호와 캐리신호로 압축된 최종 합신호와 캐리신호를 생성하는 4-2압축수단을 포함함을 특징으로 하는 54x54 곱셈기.
  2. 제1항에 있어서, 상기 인코딩수단은
    승수를 제M번째 피승수 비트값(여기서, M=1,2, ...,54)으로 곱한 부분적을 제M번째 수직데이타로서 발생함을 특징으로 하는 54x54 곱셈기.
  3. 제1항에 있어서, 상기 제n번째 압축수단에 포함된 제M번째 9-2압축수단 (여기서, M=1,2, ..., 6)은
    9비트의 수직데이타에서 3비트씩의 수직데이타가 입력되어, 제1, 제2 및 제3합신호 그리고 제(n+1)번째 압축수단의 제M번째 9-2압축수단으로 출력되는 제1, 제2 및 제3출력캐리신호를 발생하는 제1, 제2 및 제3전가산기;
    제1, 제2 및 제3합신호가 입력되어, 제4합신호 및 제(n+1)번째 압축수단의 제M번째 9-2압축수단으로 출력되는 제4출력캐리신호를 발생하는 제4전가산기;
    제(n-1)번째 압축수단의 제M번째 9-2압축수단에서 입력된 제1, 제2 및 제3입력캐리신호가 입력되어, 제5합신호 및 제(n+1)번째 압축수단의 제M번째 9-2압축수단으로 출력되는 제5출력캐리신호를 발생하는 제5전가산기;
    제4합신호, 제5합신호 및 제(n-1)번째 압축수단의 제M번째 9-2압축수단에서 입력된 제4입력캐리신호가 입력되어, 제6합 및 제(n+1)번째 압축수단의 제M번째 9-2압축수단으로 출력되는 제6출력캐리신호를 발생하는 제6전가산기; 및
    제6합신호 및 제(n-1)번째 압축수단의 제M번째 9-2압축수단에서 입력된 제5, 제6입력캐리신호가 입력되어, 최종적인 합신호 및 캐리신호를 발생하는 제7전가산기를 포함함을 특징으로 하는 54x54 곱셈기.
  4. 제1항에 있어서, 상기 제n번째 압축수단에 포함된 제M번째 6-2압축수단(여기서, M=1,2)은
    6비트의 수직데이타에서 3비트씩의 수직데이타가 입력되어, 제1 및 제2합신호 그리고 제(n+1)번째 압축수단의 제M번째 6-2압축수단으로 출력되는 제1 및 제2출력캐리신호를 발생하는 제1 및 제2전가산기;
    제(n-1)번째 압축수단의 제M번째 6-2압축수단에서 입력된 제1, 제2 및 제3입력캐리신호가 입력되어, 제3합신호 및 제(n+1)번째 압축수단의 제M번째 6-2압축수단으로 출력되는 제3출력캐리신호를 발생하는 제3전가산기; 및
    제1, 제2 및 제3합신호가 입력되어, 최종적인 합신호 및 캐리신호를 발생하는 제4전가산기를 포함함을 특징으로 하는 54x54 곱셈기.
  5. 제1항에 있어서, 상기 제n번째 압축수단에 포함된 4-2압축수단은
    6-2압축수단들에서 입력된 4비트 중 하위 3비트의 데이타가 입력되어, 제1합비트 및 제(n+1)번째 압축수단의 4-2압축수단으로 출력되는 출력캐리비트를 발생하는 제1전가산기; 및
    6-2압축기들에서 입력된 4비트 중 최상위 1비트의 데이타, 제1합비트 및 제(n-1)번째 압축수단의 4-2압축수단에서 입력된 입력캐리비트가 입력되어, 최종적인 합비트 및 캐리비트를 발생하는 제2전가산기를 포함함을 특징으로 하는 54x54 곱셈기.
  6. N 비트의 승수와 N 비트의 피승수를 곱셈하여 그 결과를 획득하는 곱셈기에 있어서,
    피승수의 비트값이 1이면 승수의 비트값을 그대로 출력하고, 피승수의 비트값이 0이면 비트값 0을 출력하여, N개의 부분적으로 된 수직데이타를 생성하는 인코딩수단;
    상기 각 수직데이타를 합신호 및 캐리신호의 두 비트로 압축하는 N개의 압축수단; 및
    상기 캐리신호들의 전파와 함께 합신호들을 합하여 곱셈결과를 발생하는 가산수단을 포함함을 특징으로 하는 곱셈기.
  7. 제6항에 있어서, 상기 인코딩수단은
    승수를 제M번째 피승수 비트값(여기서, M=1,2, ...,N)으로 곱한 부분적을 제M번째 수직데이타로 발생함을 특징으로 하는 곱셈기.
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